• Journal of Radiation Protection and Research
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• 제35권2호
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• pp.81-84
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• 2010

A CSA(Charge Sensitive Amplifier) was designed and fabricated for application in a radiation detection system based on a semiconductor detector such as Si, SiC, CdZnTe and etc.. A fabricated hybrid.type CSA was evaluated by comparison with a commercially available CSA. A comparison was performed by using calculation of ENC (Equivalent Noise Charge) and by using energy resolutions of fabricated radiation detectors based on Si. In energy resolution comparison, a fabricated CSA showed almost the same performance compared with a commercial one. In this study, feasibility of a fabricated CSA was discussed.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2009년도 춘계학술대회
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• pp.678-681
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• 2009

본 논문에서는 자체 바이어스가 되는 Folded Cascode CMOS OP Amp를 이용하여 싱글 픽셀 포톤 계수기 회로를 설계하였다. 전압 바이어스 회로가 필요 없으므로 싱글 픽셀의 레이아웃 면적을 줄이고 전류 소모를 줄일 수 있다. 매그나칩 반도체 $0.18{\mu}m$ CMOS 공정을 이용하여 설계된 CSA(Charge Sensitive Amplifier)의 신호 전압은 이론치인 151mV이 근접한 138mV로 simulation되었다. 그리고 싱글 픽셀의 레이아웃 크기는 $100{\mu}m{\times}100{\mu}m$이다.

• Nuclear Engineering and Technology
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• 제56권1호
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• pp.189-194
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• 2024

This paper presents a radiation-hardened-by-design preamplifier that utilizes a self-compensation technique with a charge-sensitive amplifier (CSA) and replica for total ionizing dose (TID) effects. The CSA consists of an operational amplifier (OPAMP) with a 6-bit binary weighted current source (BWCS) and feedback network. The replica circuit is utilized to compensate for the TID effects of the CSA. Two comparators can detect the operating point of the replica OPAMP and generate appropriate signals to control the switches of the BWCS. The proposed preamplifier was fabricated using a general-purpose complementary metal-oxide-silicon field effect transistor 0.18 ㎛ process and verified through a test up to 230 kGy (SiO₂) at a rate of 10.46 kGy (SiO₂)/h. The code of the BWCS control circuit varied with the total radiation dose. During the verification test, the initial value of the digital code was 39, and a final value of 30 was observed. Furthermore, the preamplifier output exhibited a maximum variation error of 2.39%, while the maximum rise-time error was 1.96%. A minimum signal-to-noise ratio of 49.64 dB was measured.

• 대한방사선방어학회:학술대회논문집
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• 대한방사선방어학회 2010년도 춘계 학술발표회 및 심포지엄
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• pp.172-173
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• 2010

• Nuclear Engineering and Technology
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• 제52권7호
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• pp.1503-1510
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• 2020

Ultra-low noise charge sensitive amplifiers (CSAs) based on various types of circuit board substrates, such as FR4, Teflon, and ceramics (Al₂O₃) with two different designs, PA1 and PA2, have been developed. They were tested to see the noise effect from the dielectric loss of the substrate capacitance before and after irradiation. If the electronic noise from the CSAs is to be minimized and the energy resolution enhanced, the shaping time has to be optimized for the detector, and a small feedback capacitance of the CSA is favorable for a better SNR. Teflon- and ceramic-based PA1 design CSAs showed better noise performance than the FR4-based one, but the Teflon-based PA1 design showed better sensitivity than ceramic based one at a low detector capacitance (<10 pF). In the PA2 design, the equivalent noise and the sensitivity were 0.52 keV FWHM for a silicon detector and 7.2 mV/fC, respectively, with 2 ㎲ peaking time and 0.1 pF detector capacitance. After 10, 100, 10³, 10⁴, and 10⁵ Gy irradiation the ENC and sensitivity characteristics of the developed CSAs based on three different substrate materials are also discussed.

• 전기의세계
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• 제11권
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• pp.8-13
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• 1963

Solid state nuclear radiation detector에 사용되는 transistor에 의한 저잡음 charge sensitive preamplifier의 설계방식과 이에 대한 실측결과에 관하여 기술하였다. 먼저 transistor noise의 제원인을 분석하고 이 잡음들을 최소로 하기 위하여 이에 관련된 각 parameter에 대하여 이론 및 실험적으로 고찰하였다. 지금까지 알려진 진공관식 증폭기의 최소잡음은 등가전자수로 표시하면 약 250전자 정도이고 그 transistor증폭기에 있어서는 약 1,000전자 정도이었으나 본 설계방식에 의하여 제작된 transistor증폭기에서는 detector를 포함한 전 input capacitance가 약 100PF일때 약 400전자의 양호한 저잡음특성을 보이고 있으며 linearity 및 stability도 매우 좋은 결과를 보이고 있다. 여기에 사용된 cascode회로 자체는 이미 오래 전부터 알려져 있었지만 잡음을 최소로 하기 위한 설계방법은 지금껏 알려지지 않고 있으므로 본 논문에서는 전치증복기의 소요이득에서 잡음을 최소로 할 수 있는 설계방식을 확립하여 이 방식에 의한 실측결과는 종래의 transistor를 사용한 것보다 가장 좋았다.

• 한국정보전자통신기술학회논문지
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• 제13권5호
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• pp.403-411
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• 2020

기존에 진성난수 생성기를 위한 베타선 센서 회로의 아날로그 회로와 비교기 회로에 사용되는 파워와 그라운드 라인은 서로 공유하므로 비교기 회로의 디지털 스위칭에 의해 발생되는 파워와 그라운드 라인에서의 전압강하가 CSA를 포함한 아날로그 회로의 출력 신호 전압이 감소하는 원인이었다. 그래서 본 논문에서는 디지털 스위칭 노이즈의 source인 비교기 회로에 사용되는 파워와 그라운드 라인을 아날로그 회로의 파워와 그라운드 라인과 분리하므로 CSA(Charge Sensitive Amplifier) 회로를 포함한 아날로그 회로의 출력신호전압이 감소되는 것을 줄였다. 그리고 VREF(=1.195V) 전압을 VREF_VCOM과 VREF_VTHR 전압으로 변환해주는 전압-전압 변환기 회로는 PMOS current mirror를 통해 IREF를 구동할 때 PMOS current mirror의 드레인 전압이 다른 경우 5.5V의 고전압 VDD에서 channel length modulation effect에 의해 각각의 current mirror를 통해 흐르는 구동 전류가 달라져서 VREF_VCOM과 VREF_VTHR 전압이 감소하는 문제가 있다. 그래서 본 논문에서는 전압-전압 변환기 회로의 PMOS current mirror에 PMOS 다이오드를 추가하므로 5.5V의 고전압에서 VREF_VCOM과 VREF_VTHR의 전압이 down되지 않도록 하였다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1235-1242
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• 2008

본 논문에서는 $0.18{\mu}m$ triple-well CMOS 공정을 사용하여 포톤계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 CMOS ray 영상센서를 설계하였다. 설계된 영상센서의 카픽셀은 $100{\times}100\;{\mu}m2$ 면적을 가지고 있고 약 400개의 트랜지스터로 구성되어 있으며, 범프 본딩을 통해 ray 검출기와 CSA(Charge Sensitive Amplifier)의 연결을 위한 $50{\times}50{\mu}m2$의 오픈패드를 가지고 있다. 각각의 싱글픽셀 CSA에서 전압 바이어스 회로를 사용한 folded cascode CMOS OP amp 대신 레이아웃 면적을 줄이기 위하여 self biased folded cascode CMOS OP amp를 이용하였으며, 계수 모드 진입 전후에 CLK에서 발생 할 수 있는 short pulse를 제거하는 15bit LFSR 계수기 (Linear Feedback Shift Register Counter) 클럭 발생회로를 제안하였으며, 읽기 모드에서 CMOS X-ray 영상센서의 최대 전류를 줄이기 위하여 열 어드레스 디코더를 이용하여 한 열씩 읽도록 설계하였다.

• 전기전자학회논문지
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• 제13권4호
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• pp.63-68
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• 2009

본 논문에서는 CCD 이미지 센서용 PMIC를 제안한다. CCD 이미지 센서는 온도에 민감하다. 일반적으로 낮은 효율을 갖는 PMIC에 의해 열이 발생된다. 발생된 열은 CCD 이미지 센서의 성능에 영향을 미치므로 높은 효율을 갖는 PMIC를 사용함으로써 최소화 시켜야 한다. 고효율의 PMIC개발을 위해 입력단은 동기식 step down DC-DC컨버터로 설계하였다. 제안한 PMIC의 입력범위는 5V~15V이고 PWM 제어방식을 사용하였다. PWM 제어회로는 삼각파 발생기, 밴드갭 기준 전압회로, 오차 증폭기, 비교기로 구성된다. 삼각파 발생기는 1.2MHz의 발진 주파수를 가지며, 비교기는 2단 연산 증폭기로 설계되었다. 오차 증폭기는 40dB의 DC gain과 $77^{\circ}$ 위상 여유를 갖도록 설계하였다. step down DC-DC 컨버터의 출력은 Charge pump의 입력으로 연결된다. Charge pump의 출력은 PMIC의 출력단인 LDO의 입력으로 연결된다. PWM 제어회로와 Charge pump 그리고 LDO로 구성된 PMIC는 15V, -7.5V, 5V, 3.3V의 출력전압을 갖는다. 제안한 PMIC는 0.35um 공정으로 설계하였다.

• 전기전자학회논문지
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• 제23권3호
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• pp.947-953
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• 2019

본 연구는 가시광선, 적외선, 자외선 등이 대기 중의 물리입자에 의해 산란되는 빛(광자)을 받아서 발생하는 전하(전자 전공 쌍)를 집적하여 전압신호로 변환 및 증폭하는 전치증폭단과, 증폭된 신호의 파형을 semi-gaussian으로 보정하는 파형보정기 및 신호의 크기를 임의의 기준전압과 비교하여 신호 크기에 따른 펄스를 2진수 디지털 신호로 출력시키는 비교기와 계수기를 포함하는 물리입자 검출용 ASIC 칩 설계에 관한 것이다. 본 연구에서 제안한 구조 및 기능 블록을 갖는 ASIC은 Global Foundries의 0.18um standard CMOS 공정 변수를 사용하여 설계하였으며, 동 공정을 이용하여 칩을 제작하여 동작 및 성능을 검증 확인하였다.