• 한국통신학회논문지
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• 제29권9A호
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• pp.1101-1107
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• 2004

본 논문은 통신 시스템에서 오류 검출을 위해 널려 사용되고 있는 Cyclic Redundancy Check (CRC) 회로의 병렬 구현을 위한 새로운 회로 축소 알고리즘 및 설계 기술을 소개한다. 논리 수준을 최소화하여 CRC 속도를 증진시키기 위해서 입력데이터와 CRC 내부 신호를 두 개 단위로 그룹화 하는 새로운 알고리즘을 개방하였다 성능 평가를 위해 16 비트와 32 비트 CRC 를 PLD (Programmable Logic Device) 및 표준 셀 라이브러리를 이용하여 합성하였으며, 기존에 제시되었던 방법보다 성능이 향상되었음을 보여준다.

• 한국통신학회논문지
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• 제18권1호
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• pp.83-91
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• 1993

디지틀 전송 시스팀에서 순방향 에러 제어(Forward Error Control) 방식으로 에러를 검출할 수 있는 성능과 구현의 용이함에 의해 Cyclic Redundancy Chedk(CRC) code가 널리 사용도고 있다. 즉, 간단한 몇개의 shift register와 modulo2 가산기를 이용하여 회로를 구성하고 입력 데이터 열을 직렬로 입력하면 최종적으로 shift register에 남아 있는 값이 CRC code가 되어 입력 데이터 열을 전송한 뒤 shift register의 값들을 순차적으로 전송하는 방식으로 전성 사의 에러를 검출하고 수정한다. 그러나 전송속도가 높아짐에 따라 직렬 데이터를 이용하여 CRC code를 생성하는 회로를 구현하는 것은 반도체 소자의 속도 제약 때문에 많은 어려움이 따른다. 따라서 본 논문에서는 주문형 반도체 개발시 반도체 소자의 속도 제약 문제를 해소하기 위하여 입력데이터 열을 병렬로 입력하여 직렬로 수행하는 방식과 동일한 방식으로 동작하는 병렬 CRC code 생성방식 및 syndrome 계산방식을 제안하였다.

• 한국철도학회:학술대회논문집
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• 한국철도학회 2004년도 추계학술대회 논문집
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• pp.1235-1240
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• 2004

This paper has presented the parallel cyclic redundancy check (CRC) technique that performs CRC computation in parallel superior to the conventional CRC technique that processes data bits serially. Also, it has showed that the implemented parallel CRC circuit had been successfully applied to the inductively coupled passive RFID system working at a frequency of 13.56MHz in order to process the detection of logical faults more fast and the system had been verified experimentally. In comparison with previous works, the proposed RFID system using the parallel CRC technique has been shown to reduce the latency and increase the data processing rates in the results. Therefore, it seems reasonable to conclude that the parallel CRC realization in the RFID system offers a means of maintaining the integrity of data in the high speed RFID system.

• 한국통신학회논문지
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• 제18권11호
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• pp.1655-1662
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• 1993

본 논문에서는 병렬적으로 CRC(Cyclic Redundancy Check)를 검증할 수 있는 세가지의 알고리즘-Direct, Successive, and Recursive-를 연구하였다. CRC 검증에 필요한 각 알고리즘의 신드롬은 CRC생성에 사용된 생성다항식으로부터 미리 계산된 보조 신드롬들을 조합함으로써 구해진다. 위 세가지 알고리즘은 구현에 필요한 하드웨어의 양과 전송지연에 따른 동작속도 관점에서 비교되었다. 한편 본 논문의 알고리즘들은 CRC 계산에 관여하는 데이터 바이트 수의 함수형태로 표련될 수 있으므로 이해를 돕기 위해 ATM셀 경계식별 알고리즘을 예로 들어 설명하였다. 세가지 알고리즘 중 가장 구현이 간단한 Recursive 방법을 이용하여 STM-1급 전송에 적합한 ATM셀 경계식별 알고리즘을 계발하고 이를 상용 FPGA로 실제 구현하였다.

• 전기전자학회논문지
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• 제21권2호
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• pp.130-135
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• 2017

Normally, in data transmission, extra parity bits are added to the input message which were derived from its input and a pre-defined algorithm. The same algorithm is used by the receiver to check the consistency of the delivered information, to determine if it is corrupted or not. It recovers and compares the received information, to provide matching and correcting the corrupted transmitted bits if there is any. This paper aims the following objectives: to use an alternative error detection-correction method, to lessens both the fixed number of the required redundancy bits 'r' in cyclic redundancy checking (CRC) because of the required polynomial generator and the overhead of interspersing the r in Hamming code. The experimental results were synthesized using Xilinx Virtex-5 FPGA and showed a significant increase in both the transmission rate and detection of random errors. Moreover, this proposal can be a better option for detecting and correcting errors.

• 전기전자학회논문지
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• 제19권3호
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• pp.288-294
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• 2015

고속동작을 위한 반도체 메모리 제품에서 데이터의 신뢰도를 개선하기 위해 CRC(Cyclic Redundancy Check) 기능이 내장되었으며, 데이터전송 속도 개선을 위해 DBI(Data Bus Inversion) 기능이 내장되었다. DDR4, GDDR4 등의 제품에 추가된 기존의 ATM-8 HEC 코드 방식은 부가회로 면적이 크고(~XOR 700 gates) CRC 처리 시간이 길어서(XOR 6단), 저전력 메모리 제품의 데이터 읽기, 쓰기시 내부 동작 마진(margin)에 적지 않은 부담을 초래한다. 본 논문에서는 저비용, 고속 반도체 메모리에 적합한 CRC방식을 제안하였으며 92%의 부가회로가 개선되었다. 제안한 CRC방식의 저비용 구현을 위해 DBI 기능을 이용하여 데이터 비트 오류 검출율을 보완하였으며, 오류 검출율을 분석하여 기존의 CRC방식과 비교하였다.

• 전기전자학회논문지
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• 제26권3호
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• pp.437-444
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• 2022

본 논문에서는 차량용 반도체에서 CRC 검사를 통해 전송 오류를 검출할 수 있는 SPI 버스 및 I2C 버스를 제안한다. 차량용 반도체에서는 전송에 오류가 발생하여 잘못된 값이 전달되는 경우 치명적인 결과가 발생한다. LIN 버스, CAN 버스와는 다르게 SPI와 I2C 등 구조가 간단한 직렬 인터페이스에서는 전송 오류를 검출하는 방법이 없기 때문에 직렬 인터페이스에 적용할 전송 오류 검출방법을 제시할 필요가 있다. 본 논문에서는 SPI 및 I2C의 통신 프로토콜에 CRC 검사를 사용하여 전송 오류를 검출하는 방법을 제시하고 이를 FPGA로 설계하여 효과적으로 오류를 검출할 수 있음을 검증하였다.

• 정보처리학회논문지C
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• 제11C권3호
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• pp.353-360
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• 2004

본 논문에서는 반복복호부호의 복호과정시 CRC(Cyclic Redundancy Check)검사를 이용하여 반복복호수가 가변하는 효율적인 제어기법을 제안한다. 반복복호 부호는 반복구조를 가지며 그 특성상 반복복호수가 증가할수록 BER/FER성능이 우수하게 향상된다. 그러나 반복복호수가 증가할수록 복호과정시 적용된 알고리즘의 복잡도에 따라 다소 차이는 있지만 공통적으로 계산량의 증가를 가지게 되며 이는 복호지연시간 증가로 나타난다. 또한 일정 반복복호수 이상에 도달하게 되면 그 성능 변화가 거의 없는 오류마루(error floor)현상이 나타난다. 즉 성능변화가 없는 적절한 반복복호수 종료점을 찾아야 한다. 따라서 본 논문에서는 프래임 주기로 수신된 정보를 프래임 오류검사 지시자(FCS : Frame Check Sequence Indicator)를 이용하여 채널의 변화를 감시하며 반복복호 부호의 반복복호 횟수를 채널 적응적으로 증가, 감소할 수 있도록 제어하는 기법을 제안하여 결과적으로 반복구조를 가지는 부호의 방대한 계산량 감소와 이로 인한 복호지연 시간을 성능저하 없이 효율적으로 단축시킬 수 있음을 확인하였다.

• 전자공학회논문지
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• 제51권5호
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• pp.20-28
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• 2014

본 논문에서는 분산 제어망에서 통신 오류가 발생한 노드를 실시간으로 탐지할 수 있는 기법을 제안한다. 기존의 분산 제어망은 노드 내 오류가 발생하는 지점을 탐지하기 위해, 노드 간 의존성의 영향을 고려해야 하며 이는 전체적인 분산 제어망의 성능 저하의 원인이 될 수 있다. 이를 해결하기 위하여, 본 논문에서 제안된 기법은 각 노드의 손상으로 인해 발생되는 고장노드들을 빠른 시간 내에 탐지하기 위해 단일 Bose-Chaudhuri-Hocquenghem (BCH) 비트를 Cyclic Redundancy Check (CRC) 코드에 삽입하여 기존의 CRC 코드 내 비트와 대체하는 방식을 택한다. 고장 노드 판정의 탐지 정확성을 높이기 위해 고장 가중치 계수를 통한 고장 판단 기법을 제안한다. 제안된 기법의 효용성을 증명하기 위해 MATLAB을 이용하여 모의실험 환경을 구축하고, 제안된 기법의 성능을 분석하였다. 이를 통하여, BCH 코드 내 비트 간 분배를 통해 수정되는 정도에 관계없이 CRC 코드의 성능이 우수하게 보존됨을 알 수 있었으며, 기존의 CRC 코드 기법보다 빠른 시간 내에 손상된 노드를 탐지할 수 있음을 보였다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1184-1187
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• 2020

본 논문에서는 UART (Universal Asynchronous Receiver/Transmitter)와 CAN (Controller Area Network)의 장점을 활용할 수 있는 차량통신 콘트롤러를 제안한다. UART는 1대1 통신에 사용되며 데이터 유효성 검사로 패리티 비트를 사용한다. 제안하는 차량통신 콘트롤러를 사용하는 경우에는 UART를 CAN으로 변환하여 1대1 통신뿐만 아니라 버스 구조의 다중 통신도 가능하다. 또한 데이터 유효성 검사를 패리티보다 발전된 CRC (cyclic redundancy check)를 통해 수행하므로 신뢰도가 올라간다. CAN은 마이크로프로세서에 의해 제어되지만 제안하는 차량통신 콘트롤러를 사용하는 경우에는 RS-232, RS-422, RS-485를 지원하는 장치라면 무엇이든지 제어가 가능하다.