• 전자공학회논문지B
• /
• 제33B권1호
• /
• pp.79-86
• /
• 1996

본 논문은 가변길이코드의 encoding/decoding를 위한 간단하고도 메모리 측면에서 효율적인 구조를 제안한다. MPEG1 DCT계수를 encoding/decoding함으로써 구현한 본 구조에서 114개의 DCT계수를 메모리 매핑하는데 최소인 7비트의 어드레스가 할당되도록 하였고, 직렬-병렬 및 병렬-직렬 변환용 쉬프트 레지스터와 code mapping ROM을 결합시킨 구조로써 최소의 플립플롭 및 메모리를 사용하여 구현하였다. 속도측면에선 COMPASS tool(0.8${\mu}m$ CMOS technology standard cells)을 사용해서 시뮬레이션 해본 결과 encoding/decoding의 경우 모두 50Mbps의 동작속도를 얻을 수 있었다.

• 대한전자공학회논문지SD
• /
• 제37권9호
• /
• pp.78-85
• /
• 2000

본 논문에서는 고속 VLSI 회로 내의 전송선에서 발생하는 전달지연시간을 계산하는 해석적 모델을 제시하고 그 모델의 정확성을 실험적으로 검증한다. 새로 제시한 모델은 표피효과, 근접효과 그리고 실리콘 기판에 의한 전성선 파라미터 변화를 고려하기 때문에 이들 영향을 반영한 새로운 인터커넥트 회로모델에 대하여 시간지연 모델을 구현한다. 모델의 정확성을 검증하기 위해 코플레너(coplanar)와 마이크로 스트립구조가 결합한 패턴의 모델을 0.35${\mu}m$ CMOS 공정을 사용하여 제작하였다. 이들 테스트 패턴에 대한 실험적 검증을 통하여 모델이 약 10% 이내의 오차범위에서 정확하다는 것을 보인다.

• 한국통신학회논문지
• /
• 제17권10호
• /
• pp.1051-1062
• /
• 1992

본 논문에서는 차단주파수가 4MHz인 연속시간의 5차 OTA-C Elliptic filter를 설계하였다. 설계된 필터는 OTA-C구조로서 5개의 OTA, 8개의 커패시터와 1개의 완충기로 구성하였다. OTA의 기생커패시턴스 및 Loading에 의한 특성저하를 방지하기 위해 완충기와 커패시터를 설계하여 연결시켰고, 이로인해 주파수특성은 원래의 설계조건, 즉 통과대역 감쇠 0.2dB이하, 저지대역 감쇠 30dB와 차단주파수 4MHz를 모두 만족시켰으며, 차단특성은 이론적인 경우보다 약 7dB만큼 더욱 특성이 개선되었다.

• 한국멀티미디어학회논문지
• /
• 제9권5호
• /
• pp.542-553
• /
• 2006

컴포지트 비디오 신호는 Y와 C성분이 같은 주파수대에서 중첩되어 있기 때문에 영상처리를 위한 Y/C 분리 시 필연적으로 화질의 열화가 발생한다. 이에 본 논문에서는 이러한 화질의 열화를 최소화하기 위하여 3차원 콤 필터 기법과 웨이블릿 변환을 혼용하여 최적의 영상을 만들 수 있는 새로운 콤 필터 기법을 제안하고 이를 VLSI로 설계하였다. 제안된 기법은 웨이블릿을 적용하였으며 비교 라인에 대한 임계값을 적용하여 최상의 화질을 얻을 수 있도록 하였다. 시뮬레이션 결과 제안된 방법은 기존의 방법에 비해 PSNR비교 시 개선된 화질을 나타내었으며, 실제 눈으로 판독한 결과 뚜렷한 화질개선을 나타내었다. 또한 제안된 방법의 실제 응용을 위하여 적합한 하드웨어 구조를 개발하였으며, VHDL 을 이용하여 구현하였고 0.25 micrometer CMOS 공정 라이브러리를 이용하여 최종적인 VLSI 레이아웃을 생성하였다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1995년도 하계학술대회 논문집 C
• /
• pp.1120-1122
• /
• 1995

This paper presents a 2-stage, simple, power-efficient 3V CMOS operational amplifier and its equation based design optimization. Because of its simple structure, it is very suitable as a VLSI library cell in analog/digital mixed-mode systems. The op-amp, which contains a constant-$g_m$ rail-to-rail input stage and a simple feedforward class-AB rail-to-rail output stage, is analyzed and the results are presented in the form of design equations and procedures, which provide an insight into the trade-offs among performance requirements. The results of SPICE simulations are shown to agree very welt with the use of design equations.

• Journal of information and communication convergence engineering
• /
• 제9권3호
• /
• pp.301-304
• /
• 2011

This paper describes the possibility of a low-power, high-resolution fingerprint sensor chip. A modified capacitive detection circuit of charge sharing scheme is proposed, which reduces the static power dissipation and increases the voltage difference between a ridge and valley more than conventional circuit. The detection circuit is designed and simulated in 3.3V, 0.35${\mu}$m standard CMOS process, 40MHz condition. The result shows about 27% power dissipation reduction and 90% improvement of difference between a ridge and valley sensing voltage. The proposed circuit is more stable and effective than a typical circuit.

• 한국항행학회논문지
• /
• 제7권2호
• /
• pp.206-210
• /
• 2003

본 논문에서는 최신의 미세공정인 0.18um CMOS 공정을 이용한 표준 셀 라이브러리를 설계하고, 이를 P&R(Placement and Routing) CAD 툴에 사용할 수 있도록 포팅한다. 제작결과를 검증하기 위하여 간단한 테스트칩을 제작하였으며 설계에 사용된 표준 셀 라이브러리는 0.18um 아남반도체의 공정이다. 이러한 설계 및 제작과정을 통하여 최신의 미세공정을 이용하여 디지털 시스템의 자동설계가 가능함을 확인하였다.

• 대한전자공학회논문지SD
• /
• 제38권3호
• /
• pp.51-51
• /
• 2001

본 논문에서는 CMOS 로직과 pass-transistor logic(PTL)의 장점만을 가진 새로운 복합모드로직(Compound Mode Logic)을 제안하였다. 제안된 로직은 VLSI설계에서 중요하게 부각되고 있는 저전력, 고속 동작이 가능하며 실제로 전가산기를 설계하여 측정 한 결과 복합모드 로직의 power-delay 곱은 일반적인 CMOS로직에 비해 약 22% 개선되었다 제안한 복합모드 로직을 이용하여 고성능 32×32-bit 곱셈기를 설계 제작하였다. 본 논문의 곱셈기는 개선된 사인선택(Sign Select) Booth 인코더, 4-2 및 9-2 압축기로 구성된 데이터 압축 블록, 그리고 carry 생성 블록을 분리한 64-bit 조건 합 가산기로 구성되어 있다. 0.6um 1-poly 3-metal CMOS 공정을 이용하여 제작된 32×32-bit 곱셈기는 28,732개의 트랜지스터와 1.59×l.68 ㎜2의 면적을 가졌다. 측정 결과 32×32-bit 곱셈기의 곱셈시간은 9.8㎱ 이었으며, 3.3V 전원 전압에서 186㎽의 전력 소모를 하였다.

• 대한전자공학회논문지
• /
• 제27권1호
• /
• pp.59-67
• /
• 1990

In this paper, BLC adder/subtractor and MTG adder which can be used as a fundamental operation block in VLSI processors are designed, and their structural and electrical characteristics are analyzed and compared. Also, two circuits are fabricated usign 2\ulcorner CMOS process and their time delays for critical paths are measured. For 8 bit binary addition, the measured critical delays for MSB sum of the BLC adder/subtractor are 26 nsec for rising delay and 32nsec for falling. Those for MSB carry out of the MTG adder are 28nsed and 38nsec, respectively. The BLC adder/subtractor has a layout area which is 4 times larger than the MTG adder, and a fast operation speed. On the contrary, the MTG adder has a small layout area and a large time delay.

• 한국정보과학회:학술대회논문집
• /
• 한국정보과학회 2004년도 가을 학술발표논문집 Vol.31 No.2 (1)
• /
• pp.556-558
• /
• 2004

최근 VLSI 설계 분야에서, 단열 논리는 에너지 효율성이 뛰어난 저전력 설계 기술 중 하나로 각광 받고 있다. 이러한 단열 논리는 기존의 저전력 회로 설계를 위해 사용되었던 CMOS 논리들을 서서히 대체해 나갈 컷으로 기대되고 있다. 하지만 않은 단열 논리들의 제시에도 불구하고, 기존의 CMOS논리들을 단열 논리로 대체하는 기법에 관한 연구는 거의 없는 실정이다. 이 논문에서는 래치형 패스 트랜지스터 단열 논리(LPAL)와 이를 이용한 저전력 설계 기법을 소개하였다. 래치형 패스 트랜지스터 단열 논리는 기존의 단열 논리들이 가지고 있는 단정을 해결하고, 보다 저전력 지향적으로 CMOS논리를 대체 할 수 있다는 장점을 가진다.