• 전기전자학회논문지
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• 제14권3호
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• pp.232-235
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• 2010

기존의 수동 스위치를 사용한 스위치-라인 타입 위상변화기의 수동 스위치를 스위칭 증폭기로 대체한 60GHz CMOS 능동위상변화기를 소개하였다. 능동스위치 위상변화기는 능동스위치 블록과 수동 딜레이 네트워크 블록 구성되며, 기존의 vector-sum 위상변화기와 비교해 간단한 회로 구성이 가능하다. 능동스위치 블록은 On-Off state에 따라 다르게 요구되는 입출력 저항을 고려하여 설계하였고, 수동 딜레이 네트워크 블록은 회로의 크기를 최소화하기 위하여 일반적인 microstrip line 대신 lumped 인덕터와 커패시터를 사용하여 구성하였다. TSMC 65nm CMOS 공정을 이용하여 1-bit 위상변화기를 제작 및 측정하였으며, 그 결과 65GHz에서 평균 -4.0dB 의 삽입손실과 120도의 위상차를 얻었다.

• 대한전자공학회논문지SD
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• 제46권8호
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• pp.61-70
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• 2009

본 논문에서는 1V 이하의 낮은 전원 전압에서 동작 가능한 10비트 30MS/s 파이프라인 ADC를 제안한다. 제안된 multiplying digital-to-analog converter (MDAC)의 저전압 동작을 위해 스위치-RC 기반의 입력 신호 샘플링 회로와 저항 루프를 이용한 피드백 커패시터 리셋 기법을 제안하였다. 첫 단 MDAC의 정확한 신호 이득을 위해 cascaded 스위치-RC 회로를 사용하였으며, sub-ADC의 비교기에도 독립적인 스위치 RC 샘플링 회로를 적용하여 MDAC 입력단으로 전달되는 스위칭 잡음을 최소화 하였다. 제안된 ADC는 0.13${\mu}m$ CMOS 공정으로 제작되었으며, 측정된 최대 DNL 및 INL은 각각 0.54LSB 및 1.75LSB 수준을 보인다. 또한 1V의 전원 전압과 30MS/s의 동작 속도에서 최대 SNDR 및 SFDR이 각각 54.1dB 70.4dB이고, 17mW의 전력을 소모하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2013년도 추계학술대회
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• pp.354-356
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• 2013

본 논문에서는 CMOS 스위치를 이용한 디지털 이득 제어 구조를 가진 이득 조절 증폭기 (PGA, Programmable Gain Amplifier)를 제안한다. 기존의 아날로그 이득 제어 방식에서는 가변적인 트랜스 컨덕턴스를 활용하는 과정에서 바이어스 전류나 전압에 의해 이득이 변하게 되어 순간적으로 구성회로의 바이어스 포인트가 변하기 때문에 왜곡이 발생하게 되는 문제점이 있다. 본 논문에서는 이러한 문제점을 해결하기 위해 기존의 gm-boosting 증폭기를 변형한 디지털 이득 제어 방식으로 설계되어 있기 때문에 우수한 선형성을 가지며 특수 목적에 맞도록 그 이득을 6dB에서 60dB까지 7가지 단계로 조절 가능하다. 제안한 PGA는 기존 회로에 비해 0.2dB 보다 작은 이득오차와 0.47mW의 낮은 소비전력 특성을 보였다.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1245-1251
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• 1999

1.25Gb/s 처리용량의 디지털 신호들의 경로를 제어하는 스위치 소자가 COMPASS 툴로 설계되었고 0.8$\mu\textrm{m}$ CMOS 게이트 어레이로 LG 반도체에서 제작되었다. 이 소자는 초고속국가망의 전송노드 역할을 하는 SDH 전송 시스템에서 디지털 종속신호들의 자기복구동작을 가능하게 한다. 본 논문에서 제안한 경로 제어 스위치 소자는 SDH 선형 전송망과 단방향 링과 같은 환형 전송망에도 적용 가능한 구조로 설계되었다. 경로 제어 스위치 소자의 자기복구동작은 스위치내의 데이터 레지스터에 저장된 설정 데이터들을 변경시킴으로 이루어진다. SDH 전송시스템에의 적용시험 결과, 이 소자는 임의의 광선로 장애 시 즉시 복구가 가능함을 보여 주었으며 BER 10-11~10-12 정도로 양호하게 동작됨이 검증되었다. 2개의 동일한 혹은 그 이상의 스위치를 병렬구조로 구성하면 2.5Gb/s 혹은 그 이상의 처리용량도 얻을 수 있다.

• 한국통신학회논문지
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• 제14권4호
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• pp.329-337
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• 1989

본 연구에서는 일정한 용량 및 호출시간을 가진 메모리 소자로 기본단위의 시간 스위치를 구성하고, 이 스위치를 프레인(가로)과 그룹(세로)별로 배열하는 다중기록 방식에 의한 대용량(NK 바이트) 시간 스위치의 실현 방안을 제시하였다. 또한 62.5ns 호출시간 및 1K 바이트 용량의 CMOS SRAM을 이용하여 1K바이트 용량 시간 스위치를 기본단위로 구성하고, 제시된 다중기록 방식에 의해 현재의 반도체 기술로 실현에 어려움이 있는 8K 바이트 이상의 대용량 시간 스위치를 구성하였다.

• 한국통신학회논문지
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• 제39A권12호
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• pp.691-698
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• 2014

CMOS 스위치부를 이용해 출력주파수의 상/하향 변환을 제어하는 L-대역용 단측파 대역 주파수 혼합기 회로(mixer)와 C-대역용 쿼드러쳐 전압 제어발진기(QVCO)를 제안하고 TowerJazz 사의 0.18 um RFCMOS 공정을 사용하여 설계 및 제작하였다. 제안된 주파수혼합기의 L대역 출력 특성은 변환이득 6.6~7.5 dB, 이미지 제거비 70 dBc, 단자간 격리도 65 dBc 이다. 전압 제어 발진기는 6.2~6.7 GHz 의 주파수 튜닝 범위에서 4 dBm 의 출력전력을 공급한다. 공급전압은 1.8 V이며, 주파수 혼합기 중심부와 스위치에 공급되는 총 전류는 36 mA, 전압 제어 발진기에 공급되는 총 전류는 23 mA 이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2006년도 춘계종합학술대회
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• pp.906-909
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• 2006

본 논문은 저 전압 및 저 왜곡 스위치형 커패시터 (switched-capacitor, SC)를 적용한 새로운 형태의 몸체효과 보상형 스위치 구조를 제안한다 제안된 회로는 저 전압 SC 회로를 위해서 rail-to-rail 스위칭을 허용하며 기존의 부트스트랩된 회로 (19dB) 보다 더 우수한 총 고조파 왜곡을 가진다. 설계된 2-1 캐스케이드 시그마 델타 변조기는 통신 송수신시스템내의 오디오 코덱을 위한 고해상도 아날로그-디지털변환을 수행한다. 1단 폴드형 캐스코드 연산증폭기 및 2-1 캐스케이드 시그마 델타 변조기는 0.25 마이크론 이중 폴리 3-금속 표준 CMOS 공정으로 제작되었으며, 2.7V에서 동작한다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.201-210
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• 2002

본 논문에서는 뉴런모스를 사용한 다운리터럴(Down-Literal) 회로블록과 전류미러 스위치 블록을 사용하여 3.3(V)의 저전력과 고속에서 동작하는 4치 아날로그 변환기(Quartenary to Analog Converter : QAC)를 설계하였다. 다운리터럴 회로를 사용하여 4치입력을 전류미러 스위치의 제어신호로 전환하고 전류미러 스위치는 4치입력에 해당하는 아날로그 신호를 출력한다. 제안된 구조로 설계된 QAC는 고속의 정착시간과 저전력소모의 특징을 가지며 CMOS 0.35㎛ n-well 공정을 사용한 실험 결과를 통해서 3.3(V)의 단일 전원을 사용하여 6MHz의 표본속도와 24.5mW의 전력소모를 확인한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1998년도 추계종합학술대회 논문집
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• pp.1141-1144
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• 1998

A new design methodology for the shortchannel CMOS IC-package is presented. It is developed by representing the package inductance with an effective lumpedinductance. The worst case maximum-simultaneous-switching noise (SSN) and gate propagation delay due to the package are modeled in terms of driver geometry, the maximum number of simultaneous switching drivers, and the effective inductance. The SSN variations according to load capacitances are investigated with this model. The package design techniques based on the proposed guidelines are verified by performing HSPICE simulations with the $0.35\mu\textrm{m}$ CMOS model parameters.

• 한국전자파학회논문지
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• 제22권11호
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• pp.1111-1116
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• 2011

본 논문에서는 기존 CMOS 수동 스위치를 사용한 switched - line 타입 위상변화기의 수동 스위치를 공통게이트 증폭기(양방향 증폭기)로 대체한 60 GHz CMOS 양방향 능동 위상변화기를 제안한다. 양방향 능동 위상변화기는 양방향 증폭기 블록과 수동 delay line 네트워크 블록으로 구성된다. 양방향 증폭기 블록은 순방향과 역방향의 특성이 같도록 설계하기 위해 공통 게이트 증폭기(CGA) 구조가 적합하며, 입력단과 출력단의 매칭은 대칭으로 이루어진다. 또한, 통합 바이어스 회로를 이용하여 1개의 바이어스 전압($V_{DS}$)만으로도 증폭의 방향(순방향, 역방향)과 크기를 조절할 수 있도록 구성하였다. 수동 delay line 네트워크 블록은 마이크로스트립 라인으로 구성하였다. 동부 하이텍 1P8M 130-nm CMOS 공정을 이용하여 90도, 180도 1-bit 양방향 능동 위상변화기를 각각 설계하였고, 시뮬레이션 결과 60 GHz에서 평균 -3 dB의 삽입 손실을 얻었으며, 각각 90도 180도의 위상차를 얻었다.