• 전기전자학회논문지
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• 제9권1호
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• pp.57-64
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• 2005

본 논문에서는 전류 테스팅을 이용하여 CMOS 집적회로에 존재하는 결함을 검출하는 내장형 전류 감지회로를 설계하였다. 이 회로는 일반적인 CMOS 공정으로 구현하였으며 결함전류와 기준전류를 전압으로 변환시켜 시험대상 회로의 결함을 고속으로 검출하며, 미세공정에도 적용가능한 회로이다 제안한 전류 감지회로는 전류원 내장으로 인한 추가적인 전력소모를 문제를 해결하였다. 제안한 회로의 정당성 및 효율성은 HSPICE를 이용한 시뮬레이션으로 그 타당성을 입증하였다. 제안한 전류 감지회로가 칩의 전체 면적에서 차지하는 면적소모는 시험대상회로에서 약 9.2%로, 내장형 전류 감지회로에 의한 면적소모는 무시할 만 하다. 제안한 회로는 Hynix O.35um 2-poly 4-metal N-Well 표준 CMOS 공정으로 제작하였다.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• 전기전자학회논문지
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• 제18권1호
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• pp.119-127
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• 2014

본 논문에서는 MEMS(Micro Electro Mechanical System) 가속도센서를 위한 CMOS readout 회로를 설계하였다. 설계된 CMOS readout 회로는 MEMS 가속도 센서, 커패시턴스-전압 변환기(CVC), 그리고 2차 스위치드 커패시터 ${\Sigma}{\Delta}$ 변조기로 구성된다. 이들 회로에는 저주파 잡음과 오프셋을 감소시키기 위한 correlated-double-sampling(CDS)와 chopper-stabilization(CHS) 기법이 적용되었다. 설계 결과 CVC는 150mV/g의 민감도와 0.15%의 비선형성을 갖는다. 설계된 ${\Sigma}{\Delta}$ 변조기는 입력전압 진폭이 100mV가 증가할 때, 출력의 듀티 싸이클은 10%씩 증가하며, 0.45%의 비선형성을 갖는다. 전체 회로의 민감도는 150mV/g이며, 전력소모는 5.6mW이다. 제안된 회로는 CMOS 0.35um 공정을 이용하여 설계하였고, 공급 전압은 3.3V이며, 동작 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 추계학술대회
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• pp.221-224
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• 2012

본 논문에서는 MEMS 가속도센서를 위한 CMOS 인터페이스 회로를 설계하였다. 설계된 CMOS 인터페이스 회로는 CVC(Capacitance to Voltage Converter), 그리고 SC-Integrator와 Comparator를 포함하는 ${\Sigma}{\Delta}$ Modulator로 구성되어 있다. 회로에 일정한 Bias를 공급할 수 있도록 Bandgap Reference를 이용하였으며, 저주파 잡음과 offset을 감소시키기 위하여 ${\Sigma}{\Delta}$ Modulator에 CHS(Chopper-Stabilization) 기법을 사용하였다. 그 결과 설계된 ${\Sigma}{\Delta}$ Modulator의 출력은 입력 전압 진폭이 100mV가 증가할 때 duty cycle은 10%의 비율로 증가하고, 전체 회로의 Sensitivity는 x, y축은 0.45V/g, z축은 0.28V/g의 결과를 얻을 수 있었다. 제안된 CMOS 인터페이스 회로는 CMOS 0.35um공정을 이용하여 설계되었다. 입력 전압은 3.3V이며, 샘플링 주파수는 2MHz이다. 설계된 칩의 크기는 PAD를 포함하여 $0.96mm{\times}0.85mm$이다.

• 대한전자공학회논문지
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• 제27권11호
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• pp.83-91
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• 1990

전압제어 발진기(VCO:coltage controlled oscillator)는 FM 신호 변조, 주파수 안정기와 디지탈 클럭 재생과 같은 부분의 적용에 필수적인 기본회로이다. 본 논문에서는 BiCMOS 회로를 이용한 차동 증폭기를 사용하여 OTA(operational transconductance amplifier)회로와 OP amp를 설계하고 이를 토대로 하여 VCO 회로를 설계하였다. 그리고 이 VCO는 OTA와 전압 제어 적분기, 그리고 슈미트 트리거 회로로 구성이 되어 있다. 종래에는 CMOS를 사용하여 VCO를 설계하였지만 여기서는 구동능력이 좋은 BiCMOS를 사용하여 VCO를 설계하였다. 이 회로를 SPICE로 시뮬레이션 한 결과 출력 주파수는 105KHz에서 141KHz이며 변화 감도는 15KHz였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2016년도 춘계학술대회
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• pp.696-697
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• 2016

본 논문은 5.25-GHz BiCMOS 저 잡음 증폭기를 위한 바이어스 회로를 제안한다. 이러한 회로는 1볼트 전원에서 동작하며, 저전압 및 저전력으로 동작하도록 설계되어 있다. 제안한 회로는 $0.18{\mu}m$ SiGe HBT BiCMOS로 설계하였다. 이러한 회로는 밴드 갭 참조회로 (band-gap reference circuit)를 사용하였다.

• 전기전자학회논문지
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• 제14권4호
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• pp.283-290
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• 2010

본 연구는 광통신을 위한 10Gbps CMOS 수신기 회로 설계에 관한 것이다. 수신기는 포토다이오드, 트랜스임피던스 증폭기, 리미팅 증폭기, 등화기, 클락 및 데이터 복원 회로, 디멀티플렉서, 기타 입출력 회로 등으로 구성돼있다. 여러 광대역 혹은 고속 회로 기법을 써서 SONET OC-192 표준용 광통신에 적합한, 효과적이고 신뢰성 있는 수신기를 구현하고자 하였다.

• 한국통신학회논문지
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• 제25권1B호
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• pp.183-192
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• 2000

본 논문에서는 전류펌핑 알고리즘을 이용한 클락 동기용 3.3V 단일 공급 전압하에서 3-250MHz 입력 록킹 범위를 갖는 2중 루프 구조의 CMOS PLL 회로를 설계하였다. 본 논문은 전압 제어 발진기 회로의 전압대 주파수의 선형성을 향상시키기 위한 전류펌핑 알고리즘을 이용한 PLL 구조를 제안한다. 설계된 전압 제어 발진기 회로는 75.8MHz-1GHz 의 넓은 주파수 범위에서 높은 성형성을 가지고 동작한다. 또한, 록킹 되었을 때 루프 필터 회로를 포함한 저하 펌프 회로의 전압 변동 현상을 막는 위상 주파수 검출기 회로를 설계하였다. 0.6$\mu\textrm{m}$ N-well single-poly triple metal CMOS 공정을 사용하여 모이 실험 한 결과, 125MHz의 입력 주파수를 갖고 1GHz의 동작 주파수에서 3.5$\mu\textrm{s}$의 록킹 시간과 92mW의 전력 소모를 나타내었다. 측정 결과 V-I 컨버터 회로를 포함한 VCO 회로의 위상 잡음은 100kHz의 옵셋 주파수에서 -100.3dBc/Hz를 나타내었다.

• 한국정보통신학회논문지
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• 제15권4호
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• pp.897-904
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• 2011

본 논문에서는 CMOS 능동 인덕터를 이용하여 1.8GHz PCS 대역과 2.4GHz WLAN 대역에서 동조가 가능한 저잡음 증폭기의 새로운 회로구조를 제안하였다. CMOS 능동 인덕터 부하를 이용하는 저잡음 증폭기의 높은 잡음지수를 줄이기 위한 회로구조와 잡음지수를 더욱 감소시키기 위한 잡음상쇄기법을 적용하고 해석하였다. 이 동조가능 저잡음 증폭기를 $0.18{\mu}m$ CMOS 공정기술로 시뮬레이션을 수행한 결과는 잡음성능이 약 3.4dB 향상된 것을 보여주며, 이는 주로 제안된 새로운 회로구조에 기인한다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.