• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2003년도 하계학술대회 논문집 Vol.4 No.2
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• pp.851-856
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• 2003

We have investigated the material and electrical properties of $Bi_{4-x}La_xTi_3O_{12}$ (BLT) ferroelectric thin film for ferroelectric nonvolatile memory applications of capacitor type and single transistor type. The 120nm thick BLT films were deposited on $Pt/Ti/SiO_2/Si$ and $SiO_2/Nitride/SiO_2$ (ONO) substrates by the sol-gel spin coating method and were annealed at $700^{\circ}C$. It was observed that the crystallographic orientation of BLT thin films were strongly affected by the excess Bi content and the intermediate rapid thermal annealing (RTA) treatment conditions regardeless of two type substrates. However, the surface microstructure and roughness of BLT films showed dependence of two different type substrates with orientation of (111) plane and amorphous phase. As increase excess Bi content, the crystallographic orientation of the BLT films varied drastically in BLT films and exhibited well-crystallized phase. Also, the conversion of crystallographic orientation at intermediate RTA temperature of above $450^{\circ}C$ started to be observed in BLT thin films with above excess 6.5% Bi content and the rms roughness of films is decreased. We found that the electrical properties of BLT films such as the P-V hysteresis loop and leakage current were effectively modulated by the crystallographic orientations change of thin films.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2004년도 추계학술대회 논문집 전기물성,응용부문
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• pp.183-186
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• 2004

The metal-ferroelectric-insulator-semiconductor(MFIS) capacitors were fabricated using a metalorganic decomposition (MOD)method. The $CeO_2$ thin films were deposited as a buffer layer on Si substrate and $Bi_{3.25}La_{0.75}Ti_3O_{12}$ (BLT) thin films were used as a ferroelectric layer. The electrical and structural properties of the MFIS structure were investigated by varying the $CeO_2$ layer thickness. The width of the memory window in the capacitance-voltage (C-V)curves for the MFIS structure decreased with increasing thickness of the $CeO_2$ layer. Auger electron spectroscopy (AES) and transmission electron microscopy (TEM) show no interdiffusion by using the $CeO_2$ film as buffer layer between the BLT film and Si substrate. The experimental results show that the BLT-based MFIS structure is suitable for non-volatile memory field-effect-transistors (FETs) with large memory window.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2007년도 제38회 하계학술대회
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• pp.1321-1322
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• 2007

$Ar/Cl_2$, $Ar/CH_4$ 및 $Ar/Cl_{2}/CH_{4}$ 유도결합 플라즈마의 가스 혼합비에 따른 BLT 박막의 식각 메커니즘과 선택비, 식각 후 박막 표면의 조성변화를 조사하였다. BLT 박막의 최대식각률은 $Ar/Cl_2$ 플라즈마에서의 Ar 가스 혼합비가 80%일 때 50.8 nm의 값을 보였다. 이 때, 1sccm의 $CH_4$ 첨가를 통하여 선택비와 식각률을 개선할 수 있었다. 박막 표면의 xPS 분석을 통해 BLT 박막 표면의 조성변화는 Cl 원자와의 반응에 의한 화학적 식각 손상이 H 원자와의 반응에 의한 그것보다 크다는 것을 알 수 있었다.

• 한국전기전자재료학회논문지
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• 제18권5호
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• pp.439-444
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• 2005

We investigated the structural and electrical properties of BLT films grown on Si covered with $ZrO_{2}$ buffer layer. The BLT thin film and $ZrO_{2}$ buffer layer were fabricated using a metalorganic decomposition method. The electrical properties of the MFIS structure were investigated by varying thickness of the $ZrO_{2}$ layer. AES and TEM show no interdiffusion and reaction that suppressed using the $ZrO_{2}$ film as a buffer layer The width of the memory window in the C-V curves for the MFIS structure decreased with increasing thickness of the $ZrO_{2}$ layer. It is considered that the memory window width of MFIS is not affected by remanent polarization. Leakage current density decreased by about four orders of magnitude after using $ZrO_{2}$ buffer layer. The results show that the $ZrO_{2}$ buffer layers are prospective candidates for applications in MFIS-FET memory devices.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2000년도 추계학술발표강연 및 논문개요집
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• pp.42-42
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• 2000

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 하계학술대회 논문집 Vol.8
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• pp.277-277
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• 2007

$(Bi,La)_4Ti_3O_{12}$ (BLT) 물질은 결정 방향에 따른 강한 이방성의 강유전 특성을 나타낸다. 따라서 BLT 박막을 이용하여 FeRAM 소자 등을 제작하기 위해서는 결정의 방향성을 세심하게 제어하는 것이 매우 중요하다. 현재까지 연구된 BLT 박막의 방향성 조절 결과를 보면, BLT 박막을 스핀 코팅 법 (spin coating method)으로 중착하고, 핵생성 열처리 단계를 조절하여 무작위 방향성 (random orientation)을 갖는 박막을 제조하는 방법이 일반적이었다. 그런데 이러한 스핀 코팅법에서의 핵생성 단계의 제어는 공정 조건 확보가 너무 어려운 단점이 있다. 이러한 어려움을 극복할 수 있는 대안은 스퍼터링 증착법 (sputtering deposition method), PLD법 (pulsed laser deposition method) 등과 같은 PVD (physical vapor deposition) 법의 증착방법을 적용하는 것이다. PVD 법으로 증착하는 경우에는 이미 박막 내에 무수한 결정핵이 존재하기 때문에 핵생성 단계가 필요 없게 된다. PVD 증착법의 적용을 위해서는 타겟 (target)의 제조 및 평가 실험이 선행되어야 한다. 그런데 벌크 BLT 재료의 소결공정 조건과 전기적 특성에 관한 연구 결과는 거의 발표 되지 않고 있다. 본 실험에서는 $Bi_2O_3$, $TiO_2$ and $La_2O_3$ 분말을 이용하여 최적의 조성을 구하기 위하여 Bi양을 변화시키며 타겟을 제조 하였다. 혼합된 분말을 하소 후 pallet 형태로 성형하여 소결을 실시하였다. 시편을 1mm 두께로 연마하고, 표면에 silver 전극을 인쇄하여 전기적 특성을 측정하였다. Bi양이 3.28몰 첨가된 조성에서 최대의 잔류분극 (2Pr) 값을 얻었고, 이때의 값은 약 $18{\mu}C/cm^2$ 정도였다. 최적화된 조성 ($Bi_{3.28}La_{0.75}Ti_3O_{12}$)으로 BLT 타겟을 제조하여 PLD법으로 박막을 제조하였다. 박막 제조 시 압력은 $1{\times}10^{-1}\;{\sim}\;1{\times}10^{-4}\;Torr$ 범위에서 변화시켰다. $1{\times}10^{-1}\;Torr$ 압력을 제외하고는 모든 압력에서 BLT 박막이 증착되었다. 중착된 박막을 $650\;{\sim}\;800^{\circ}C$에서 30분간 열처리를 실시하고 전기적 특성을 평가한 결과, $1{\times}10^{-2}\;Torr$에서 증착한 박막에서 양호한 P-V (polarization-voltage) 이력곡선을 얻을 수 있었고, 이때의 잔류분극 (2Pr) 값은 약 $6\;{\mu}C/cm^2$ 이었다. 주사전자현미경 (SEM)을 이용하여 BLT 박막 표면의 미세구조도 관찰하였는데, 스핀코팅 법으로 증착한 경우에 관찰되었던 조대화된 입자들은 관찰되지 않았고, 상당히 양호한 입자 크기 균일도를 나타내었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2007년도 추계학술대회 논문집
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• pp.171-172
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• 2007

We fabricated the metal-ferroelectric-insulator-semiconductor filed-effect transistors (MFIS-FETs) using the $(Bi,La)_4Ti_3O_{12}\;and\;LaZrO_x$ thin films. The $LaZrO_x$ thin film had a equivalent oxide thickness (EOT) value of 8.7 nm. From the capacitance-voltage (C-V) measurements for an Au/$(Bi,La)_4Ti_3O_{12}/LaZrO_x$/Si MFIS capacitor, a hysteric shift with a clockwise direction was observed and the memory window width was about 1.4 V for the bias voltage sweeping of ${\pm}9V$. From drain current-gate voltage $(I_D-V_G)$ characteristics of the fabricated Fe-FETs, the obtained threshold voltage shift (memory window) was about 1 V due to ferroelectric nature of BLT film. The drain current-drain voltage $(I_D-V_D)$ characteristics of the fabricated Fe-FETs showed typical n-channel FETs current-voltage characteristics.

• 한국마이크로전자및패키징학회:학술대회논문집
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• 한국마이크로전자및패키징학회 2003년도 기술심포지움 논문집
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• pp.221-225
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• 2003

The MFIS-FET(Field Effect Transistor) devices using $BLT/Y_2O_3$ buffer layer on p-Si(100) substrates were fabricated by the Sol-Gel method and conventional memory processes. The crystal structure, morphologies and electrical properties of prepared devices were investigated by using various measuring techniques. From the C-V(capacitance-voltage) data at 5V, the memory window voltage of the $Pt/BLT/Y_2O_3/si$ structure decreased from 1.4V to 0.6V with increasing the annealing temperature from $700^{\circ}C\;to\;750^{\circ}C$. The drain current (Ic) as a function of gate voltages $(V_G)$ for the $MFIS(Pt/BLT/Y_2O_3/Si(100))-FET$ devices at gate voltages $(V_G)$ of 3V, 4V and 5V, the memory window voltages increased from 0.3V to 0.8V as $V_G$ increased from 3V to 5V.