• 대한전자공학회논문지SD
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• 제43권5호
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• pp.1-10
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• 2006

본 논문에서는, 1.8V 8-bit 500MSPS CMOS A/D 변환기를 제안한다. 8-bit 해상도, 고속의 샘플링과 입력 주파수, 그리고 저 전력을 구현하기 위하여 Cascaded-Folding Cascaded-Interpolation type으로 설계되었다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 Digital Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위한 Averaging Resistor, SNR을 향상시키기 위한 Distributed Track & Hold를 설계하여 최종적으로 500MSPS의 A/D 변환기 출력 결과를 얻을 수가 있다. 본 연구에서는 1.8V의 공급전압을 가지는 $0.18{\mu}m$ 1-poly 5-metal N-well CMOS 공정을 사용하였고, 소비전력은 146mW로 Full Flash 변환기에 비해 낮음을 확인할 수 있었다. 실제 제작된 칩은 측정결과 500MSPS에서 SNDR은 약 43.72dB로 측정되었고, Static상태에서 INL과 DNL은 각각 ${\pm}1LSB$ 로 나타났다. 유효 칩 면적은 $1050um{\times}820um$의 면적을 갖는다.

• 전자공학회논문지
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• 제50권11호
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• pp.58-63
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• 2013

본 논문에서는 광채널을 이용한 디스플레이포트 송수신 구조를 제안한다. 디스플레이포트의 전기적 채널을 광 채널로 바꾸어 장거리에서 고속 데이터 전송을 할 수 있는 메인 채널과, 광통신을 사용해 양방향 보조 채널을 구성하기 위한 구조를 제안하고 구현하였다. 더 나아가 보조채널을 이용하여 HPD 신호를 전송하는 방법을 제안하였으며, 이는 HPD 신호전송에 독립적으로 하나의 광 채널을 할당하여 사용하는 방법을 개선한 것이다. 광통신에 사용되는 전력을 최소화를 목적으로 메인링크에 사용되는 광송신부 전원을 제어하는 방법을 제안하고, 이를 적용하는 방법과 개선 할 수 있는 방법도 제시하였다. 설계된 시스템은 Verilog HDL로 설계 되었으며, 보조채널 송 수신기의 제어회로는 FPGA을 사용하여 합성한 결과 651개의 ALUTs와 511개의 registers를 사용하였으며, 324개의 Block Memory bits를 사용하였다. 최대 동작 속도는 250MHz이다. 제안한 전원제어를 적용하면 절전모드 동작 시, 메인 링크 송신 광모듈에서 740mW의 전원소비를 감소시킬 수 있다.

• 전자공학회논문지
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• 제50권11호
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• pp.50-57
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• 2013

본 논문은 하나 이상의 다양한 길이의 패킷을 동시에 복호할 수 있는 고 처리율 병렬 터보 복호기의 설계를 보인다. 터보 복호기의 병렬 구조는 반복 복호로 인한 긴 디코딩 시간을 절감시키며, 입/출력의 이중 버퍼 구조 설계는 패킷들의 연속적인 복호를 가능하게 함으로써 복호기의 처리율을 향상시킨다. 병렬 터보 복호기는 가장 긴 길이의 패킷을 복호할 수 있도록 설계되기 때문에, 이보다 짧은 길이의 패킷의 복호 시에는 사용하지 않는 PE(Processing Element)가 존재한다. 본 논문의 아이디어는 이 유휴 PE들을 연속적으로 이어지는 다음 패킷의 복호에 즉시 이용함으로써, 복호기 내의 PE 사용 효율을 높이고 처리율을 향상시키는 데 있다. 이를 위하여 여러 패킷의 복호를 동시에 가능하게 하는 제어가 필요하며, 본 논문에서는 이러한 제어 방법을 기술한다. 제안한 방법을 적용하여, 32개의 PE를 사용하면서 최대 6144비트 길이의 패킷을 복호 할 수 있는 병렬 터보 복호기를 구현하였으며, 기존 터보 복호기와 비교하여 약 16% 의 면적 증가가 있었으나, 짧은 패킷의 경우 기존 복호기에 비해 최대 28배의 높은 처리율 향상 효과를 보였다.

• 전기전자학회논문지
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• 제9권1호
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• pp.19-30
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• 2005

패킷 분류란 규정된 규칙과 입력된 패킷의 헤더 필드를 검색하여 매칭 여부를 판단하는 것으로 하드웨어적인 패킷 필터링 시스템은 일반적으로 Ternary Content Addressable Memory를 사용하여 구현된다. 하지만 TCAM은 구조적인 특성으로 인해 범위 규칙을 효율적으로 분류할 수 없기 때문에 기존의 필터링 시스템에서는 주어진 범위를 대표할 수 있는 prefix 형태의 값으로 범위를 변환하고 변환된 값을 TCAM 엔트리에 저장하여 패킷 필터링 을 수행하며, 이 경우 범위 규칙의 필드가 W비트일 때 최대 2W-2 개의 엔트리가 필요하다 범위 규칙이 일반적으로 패킷 헤더 필드 중 소스포트와 목적지포드 필드에 사용되는 것을 고려하면 하나의 규칙이 최대 900개의 엔트리를 점유하게 된다. 본 논문에서는 범위 규칙을 TCAM 엔트리로 변환시 점유 엔트리 수를 줄이기 위해 범위 규칙을 대칭성을 가지는 그레이 코드로 변환한 후 범위를 대표할 수 있는 TCAM 엔트리로 변환하는 알고리즘을 제시하였다. 제안된 알고리즘은 최대 2W-4 개의 TCAM 엔트리로 변환되며, 모든 범위에 대해 기존의 방법 보다 항상 더 적은 수의 TCAM 엔트리를 생성한다 또한 negation 범위에 대해서도 효율적으로 적용 할 수 있다. 시뮬레이션 결과 16 비트의 범위 매칭에 대해 기존의 방법보다 제안된 알고리즘이 평균 7%의 TCAM 엔트리를 감소시킬 수 있으며, 패킷의 소스와 목적지 포트를 동시에 고려하는 경우 평균 14%를 절감할 수 있고, 실제 사용되고 있는 침입탐지 프로그램의 범위 규칙에 적용시킨 결과 10% 정도의 TCAM 엔트리를 절약할 수 있음을 보였다.

• 한국정보통신학회논문지
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• 제14권4호
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• pp.939-947
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• 2010

IEEE 802.11n 무선 랜 표준의 채널 부호화 방법 중 하나인 LDPC(Low-Density Parity-Check) 부호는 오류정정 성능이 매우 우수하나 복호기 회로의 복잡도가 커서 복호성능과 하드웨어 복잡도 사이의 trade-off 관계를 고려한 설계가 중요하다. 본 논문에서는 최소합 알고리듬(Min-Sum Algorithm; MSA) 기반 LDPC 복호기에서 LLR(Log-Likelihood Ratio) 근사화가 복호성능에 미치는 영향을 분석하고, 이를 통해 LDPC 복호기의 최적 설계조건을 도출하였다. IEEE 802.11n 무선 랜 표준의 블록길이 1,944 비트, 부호화율 1/2의 LDPC 패리티 검사 행렬과 최소합 기반의 반복복호 알고리듬을 적용하여 LLR 근사화에 따른 비트오율(BER) 성능을 분석하였다. $BER=10^{-3}$에 대해 LLR 비트 폭 (6,4)와 (7,5)의 $E_b/N_o$는 0.62 dB의 차이를 보였으며, 최대 반복복호 횟수 6과 7에 대한 $E_b/N_o$의 차이는 약 0.3 dB로 나타났다. 시뮬레이션 결과로부터, LLR 근사화 비트 폭이 (7,5)이고 반복복호 횟수가 7인 경우에 가장 우수한 비트오율 성능을 나타내었다.

• 한국통신학회논문지
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• 제30권7C호
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• pp.726-734
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• 2005

기존의 워터마킹 기술은 대부분 삽입과 검출에서 동일한 키를 사용하는 대칭 키 방식이다. 이러한 대칭 키 워터마킹 방식은 검출을 쉽게 할 수 있는 반면에 공격자에 의하여 검출기의 비밀키 정보가 유출될 경우 삽입 정보가 제거되거나 변조되는 치명적인 공격을 받을 수 있다. 따라서 최근에는 삽입기에서 비밀키를 사용하여 삽입하고 검출기에서 공개키를 이용하여 검출하는 비대칭 워터마킹(Asymmetric Watermarking) 방식이 차세대 워터마킹 기술로 주목을 받고 있다. 본 논문에서 제안하는 상관도와 임계치 방식은 각기 단일 방식으로 사용할 수 있는 방식이며 결합하여 다중 검출 방식으로도 사용할 수 있다. 다중 검출방식으로 사용할 경우 동일한 공개키를 이용하여 검출기에서 상관도 방식과 임계치 방식으로 상호 보완적이며 신뢰성이 있는 검출을 할 수 있다. 키 생성과정에서는 안전한 선형 변환방식과 특수행렬을 이용하여 개인키와 공개키를 생성하였고 높은 상관도 검출이 가능하도록 구성되었다. 실험결과 공개키 검출 성능 및 대칭 키 방식과의 검출 성능 비교 등을 통하여 다양한 측면에서 제안 방식의 정확성을 확인하였다. 또한 워터마크가 삽입된 영상에서 1 bit의 정보뿐만 아니라, 멀티 bit의 삽입정보에 대한 공개키 상관도 검출과 임계치 검출이 정확히 이루어짐을 확인할 수 있었으며 JPEG 및 JPEG200 압축에도 강인함을 보였다.

• 한국통신학회논문지
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• 제23권8호
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• pp.2010-2024
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• 1998

비디오 부호화에 있어서 평균화질의 향상뿐만 아니라 이웃한 영상들간에 일관된 화질을 유지하는 것은 매우 중요하다. 본 논문에서는 MPEG-2 비디오에 대한 왜곡-비트율 추정방식과 이 추정결과를 이용히여 일정 비트율(CBR)로 부호화되는 MPEG-2 비디오가 일관된 화질을 유지하면서도 향상된 평균화질을 얻도록 하는 순방향 비트율 제어방식을 제안한다. 본 논문에서 제안하는 왜곡-비트율 추정은 부호화에 사용되는 양자화 스텝 크기에 따라한 영상에서 발생하는 비트량과 왜곡을 예측하거나, 역으로 발생하는 비트량이나 왜곡에 대한 양자화 스텝 크기를 예측할 수 있다. 제안된 추정 방식의 장점은 실제의 비디오 부호화 응용에 적용할 수 있을 만큼 계산량이 적고 정확하다는 것이다. 한편 제안된 비트율 제어는 프레임 단위로 왜곡-비트율 추정, 목표 비트 할당, 왜곡 제한 그리고 VBV(Video B Buffer Verification) 제한 절차에 의해서 부호화에 적용할 양자화 파라메터를 결정하고, 이 양자화 파라메터를 적용하여 영상을 부호화 함으로써 일관되고도 향상된 화질을 유지한다. 또한 화면전환이나 기준영상의 화질열화 등에 의하여 화질저하가 오래 지속되는 문제를 B-picture 제거와 기준영상에 대하여 최소 비트량 할당을 보장함으로써 해결한다. 그리고 제안된 순방향 비트율 제어방식과 MPEG-2의 TM5(Test Model 5)에서 제안한 비트율 제어를 비교한 실험 결과들을 통하여 제안된 방식이 영상들 간에 일관된 화질을 유지할 뿐만 아니라 평균화질도 향상 됨을 확인한다.

• 자원리싸이클링
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• 제26권6호
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• pp.65-72
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• 2017

APT (Ammonium paratungstate)는 금속절단 공구, 드릴의 날, 광산공구, 군사무기 재료 등 산업 전반에 다양한 용도로 사용되며, 고순도의 APT(S)를 제조하기 위해서는 $Na_2WO_4$ 수용액으로부터 전환된 $H_2WO_4$ 내의 불순물 정제 공정이 필요하다. 이미 널리 알려진 기존의 습식방법인 $Na_2WO_4$ 수용액에 HCl(Aq)을 첨가하여 $H_2WO_4(S)$을 제조하는 경우에는 불순물인 Na를 200 ppm 이하로 제거하는데 어려움이 있다. 이러한 점을 개선하기 위하여 본 연구에서는 양이온 격막을 이용한 전기투석 공정을 통해 Na를 제거하는 보다 경제적이고 효율적인 방법을 연구하였다. 폐 텅스텐 초경드릴 및 스크랩을 용해하기 위해 첨가되었던 $Na_2CO_3(S)$로 인한 $H_2WO_4$ 수용액 내의 다량의 Na를 전기투석 공정을 통해 20 ppm 이내로 제거함으로써 전기투석법 이용 시 Na 제거 효과가 큼을 확인하였다.

• 정보처리학회논문지A
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• 제14A권1호
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• pp.47-54
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• 2007

본 논문은 내장형 프로세서의 소비 전력을 줄이기 위한 저전력 TLB 구조를 제안하고자 한다. 제안된 TLB는 다수의 뱅크로 구성되어지며, 각각의 뱅크들은 하나의 블록 버퍼와 하나의 비교기를 포함한다. 블록 버퍼와 메인 뱅크는 특정 비트를 이용하여 선택적으로 접근이 가능하다. 그러므로 필터링 구조처럼 블록 버퍼에서 적중이 발생하면 메인 TLB 뱅크의 구동 소비 전력이 없고 단지 하나의 엔트리로 구성된 블록 버퍼에 의한 소비 전력만 발생함으로써 소비 전력을 효과적으로 줄일 수 있다. 또한 다른 계층적 구조와는 달리 이중 사이클에 대한 오버헤드가 1%로써 거의 무시 가능하다. 이에 반해 대표적인 계층 구조인 필터 구조의 경우 대략 5%이상 발생하게 되며, 제안된 구조와 동일한 구조를 가지지만 연속적 접근 판별 알고리즘을 사용하지 않은 동일한 구조의 블록 버퍼-뱅크 구조의 경우 15% 이상의 이중 사이클 오버헤드가 발생하게 된다. 이러한 이중 사이클은 프로세서의 성능 저하를 초래함으로써 데이터의 경우 특히 적용이 어려운 단점으로 지적되었다. 소비 전력의 감소 효과는 기존 완전 연관 구조에 비해 95%, 필터 구조에 비해 90%, 연속적 접근 판별 알고리즘 사용하지 않은 동일 구조에 비해 40%의 소비 전력 감소 효과를 얻을 수 있다.

• 정보처리학회논문지A
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• 제18A권1호
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• pp.1-10
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• 2011

물리적 모델링은 실제 악기음과 유사한 고음질의 음을 합성하는 방법으로 많은 연구가 진행되어 왔다. 그러나 물리적 모델링은 악기의 소리를 합성할 때 필요한 수많은 파라미터들을 동시에 계산해야 하기 때문에 동시 발음수가 높은 악기의 경우 실시간 처리에 문제가 발생할 수 있다. 이러한 문제를 해결하기 위해 본 논문에서는 전통 현악기인 가야금의 음 합성 알고리즘을 실시간으로 처리 가능한 단일 명령어 다중 데이터(Single Instruction Multiple Data, SIMD) 방식의 멀티코어 프로세서를 제안한다. 제안하는 SIMD기반 멀티코어 프로세서는 가야금의 12개현을 제어하기 위해 12개의 프로세싱 엘리먼트(Processing Element, PE)로 구성되어 있다. 각각의 프로세싱 엘리먼트는 해당되는 가야금 현을 모델링하며, 각 현의 여기신호와 파라미터를 음 합성 병렬 알고리즘의 입력으로 받아 동시에 12개 현의 합성된 음을 실시간으로 생성할 수 있다. 표본화 비율을 44.1kHz로 설정하고 16비트 양자화 데이터의 음을 합성한 모의실험 결과, 제안한 SIMD기반 멀티코어 프로세서를 이용한 합성음은 원음과 매우 유사하였으며, 상용 프로세서(TI TMS320C6416, ARM926EJ-S, ARM1020E)보다 실행 시간에서 5.6~11.4배, 에너지 효율에서 553~1,424배의 향상을 보였다.