• 센서학회지
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• 제26권3호
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• pp.155-159
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• 2017

The analog-to-digital converter (ADC) is an important component in various fields of sensor signal processing. This paper presents an expandable flash analog-to-digital converter (E-flash ADC) for sensor signal processing using a comparator, a subtractor, and a multiplexer (MUX). The E-flash ADC was simulated and designed in $0.35-{\mu}m$ standard complementary metal-oxide semiconductor (CMOS) technology. For operating the E-flash ADC, input voltage is supplied to the inputs of the comparator and subtractor. When the input voltage is lower than the reference voltage, it is outputted through the MUX in its original form. When it is higher than the reference voltage, the reference voltage is subtracted from the input value and the resulting voltage is outputted through the MUX. Operation of the MUX is determined by the output of the comparator. Further, the output of the comparator is a digital code. The E-flash ADC can be expanded easily.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 ITC-CSCC -1
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• pp.129-131
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• 2000

A new analog synchronous mirror delay to be used in the wide-bandwidth clocking circuits is proposed to overcome the frequency dependency of the negative-delay values in the conventional analog synchronous mirror delay. The scheme adopts a new dummy-delay compensation technique by adopting the comparator with inherent systematic offset to achieve the enhanced negative-delay range especially prominent at high frequency applications.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2012년도 춘계학술대회
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• pp.88-90
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• 2012

본 논문은 rail-to-rail 입력 범위를 가지는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 제안된 SAR ADC는 커패시터 디지털-아날로그 변환기 (DAC: digital-to-analog converter), SAR 로직, 그리고 비교기로 구성된다. 외부에서 공급되는 클럭의 주파수를 낮추기 위해 SAR 로직과 비교기에 의해 비동기로 생성된 내부 클럭을 사용한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 면적과 전력소모를 줄이기 위해 분할 캐패시터 기반 차동DAC를 사용한다. 설계된 비동기 SAR ADC는 0.18-um CMOS 공정에서 제작되며, core 면적은 $420{\times}140{\mu}m^2$이다. 1.8 V의 공급전압에서 0.818 mW의 전력 소모와 91.8 fJ/conversion-step의 FoM을 가진다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.465-471
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• 2023

본 논문은 CMOS Image Sensor(CIS)에 사용되는 single-slope ADC(SS-ADC)의 노이즈와 출력의 지연을 개선한 비교기 구조를 제안한다. 노이즈와 출력의 지연 특성을 개선하기 위해 비교기의 첫 번째 단의 출력 노드와 두 번째 단의 출력 노드 사이에 커패시터를 삽입하여 miller effect를 이용한 비교기 구조를 설계하였다. 제안하는 비교기 구조는 작은 capacitor를 이용하여 노이즈와 출력의 지연 및 layout 면적을 개선하였다. Single slop ADC에서 사용되는 CDS 카운터는 T-filp flop과 bitwise inversion 회로를 사용하여 설계하였고 전력 소모와 속도가 개선되었다. 또한 single slop ADC는 analog correlated double sampling(CDS)와 digital CDS를 함께 동작하는 dual CDS를 수행한다. Dual CDS를 수행함으로써 fixed pattern noise(FPN), reset noise, ADC error를 줄여 이미지 품질이 향상된다. 제안하는 comparator 구조가 사용된 single-slope ADC는 0.18㎛ CMOS 공정으로 설계되었다.

• 한국정보통신학회논문지
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• 제17권2호
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• pp.414-422
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• 2013

본 논문은 분할-커패시터 기반의 차동 디지털-아날로그 변환기 (DAC: digital-to-analog converter)를 이용하는 10-bit 10-MS/s 비동기 축차근사형 (SAR: successive approximation register) 아날로그-디지털 변환기 (ADC: analog-to-digital converter)를 제안한다. 샘플링 주파수를 증가시키기 위해 SAR 로직과 비교기는 비동기로 동작을 한다. 또한 높은 해상도를 구현하기 위해 오프셋 보정기법이 적용된 시간-도메인 비교기를 사용한다. 제안하는 10-bit 10-MS/s 비동기 축차근사형 아날로그-디지털 변환기는 0.18-${\mu}m$ CMOS 공정에서 제작되며 면적은 $140{\times}420{\mu}m^2$이다. 1.8 V의 공급전압에서 전력소모는 1.19 mW이다. 101 kHz 아날로그 입력신호에 대해 측정된 SNDR은 49.95 dB이며, DNL과 INL은 각각 +0.57/-0.67, +1.73/-1.58이다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.378-385
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• 2008

본 논문은 고속 임베디드 시스템에 사용하기 위해 CMOS AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 AD 변환기는 효율적인 구조로 설계하기 위하여 전압을 예측할 수 있는 플래시 AD 변환기와 자동 영을 기반으로 하여 설계된 비교기를 사용하였다. 이 구조의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 연결된 회로가 줄어들었기 때문에 전체 회로의 크기를 크게 줄일 수 있었다. 이 ADC는 $0.25{\mu}m$ 디지털 CMOS 기술로 구현되었다.

• 전자공학회논문지C
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• 제36C권11호
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• pp.10-17
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• 1999

본 논문에서는 MOS 트랜지스터로만 이루어진 CMOS IADC(Current-mode Analog-to-Digital Converter)를 설계하였다. 각 단은 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀로 구성되었다. 비트 셀 전단은 CFT(Clock Feedthrough)가 제거된 9-비트 해상도의 차동 CSH를 배치하였고, 각 단 비트 셀의 ADSC(Analog-to-Digital Subconverter)는 2개의 래치 CCMP로 구성되었다. 제안된 IADC를 현대 0.65 ㎛ CMOS 파라미터로 ACAD 시뮬레이션 한 결과, 20 Ms/s에서 100 ㎑의 입력 신호에 대한 SINAD(Signal to Noise-Plus-Distortion)은 47 ㏈ SNR (Signal-to-Noise)는 50 ㏈(8-bit)을 얻었고 35.7 ㎽ 소비전력 특성을 나타냈다.

• 한국정보통신학회논문지
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• 제16권6호
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• pp.1250-1259
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• 2012

본 논문에서는 저전압 고해상도 축차근사형 아날로그-디지털 변환기를 위한 시간-도메인 비교기를 제안한다. 제안하는 시간-도메인 비교기는 클럭 피드-스루 보상회로를 포함한 전압제어지연 변환기, 시간 증폭기, 그리고 바이너리 위상 검출기로 구성된다. 제안하는 시간-도메인 비교기는 작은 입력 부하 캐패시턴스를 가지며, 클럭 피드-스루 노이즈를 보상한다. 시간-도메인 비교기의 특성을 분석하기 위해 다른 시간-도메인 비교기를 가지는 두 개의 1V 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기가 0.18-${\mu}m$ 1-poly 6-metal CMOS 공정에서 구현된다. 11.1kHz의 아날로그 입력신호에 대해 측정된 SNDR은 56.27 dB이며, 제안된 시간-도메인 비교기의 클럭 피드-스루 보상회로와 시간 증폭기가 약 6 dB의 SNDR을 향상시킨다. 구현된 10-bit 200-kS/s 축차근사형 아날로그-디지털 변환기의 전력소모와 면적은 각각 10.39 ${\mu}W$와 0.126 mm2 이다.

• IEIE Transactions on Smart Processing and Computing
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• 제4권4호
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• pp.291-296
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• 2015

This paper describes the design of a high-speed comparator for high-speed automatic test equipment (ATE). The normal comparator block, which compares the detected signal from the device under test (DUT) to the reference signal from an internal digital-to-analog converter (DAC), is composed of a rail-to-rail first pre-amplifier, a hysteresis amplifier, and a third pre-amplifier and latch for high-speed operation. The proposed continuous comparator handles high-frequency signals up to 800MHz and a wide range of input signals (0~5V). Also, to compare the differences of both common signals and differential signals between two DUTs, the proposed differential mode comparator exploits one differential difference amplifier (DDA) as a pre-amplifier in the comparator, while a conventional differential comparator uses three op-amps as a pre-amplifier. The chip was implemented with $0.18{\mu}m$ Bipolar CMOS DEMOS (BCDMOS) technology, can compare signal differences of 5mV, and operates in a frequency range up to 800MHz. The chip area is $0.514mm^2$.

• IEIE Transactions on Smart Processing and Computing
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• 제4권3호
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• pp.183-188
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• 2015

A 10-bit 10MS/s low power consumption successive approximation register (SAR) analog-to-digital converter (ADC) using a straightforward capacitive digital-to-analog converter (DAC) is presented in this paper. In the proposed capacitive DAC, switching is always straightforward, and its value is half of the peak-to-peak voltage in each step. Also the most significant bit (MSB) is decided without any switching power consumption. The application of the straightforward switching causes lower power consumption in the structure. The input is sampled at the bottom plate of the capacitor digital-to-analog converter (CDAC) as it provides better linearity and a higher effective number of bits. The comparator applies adaptive power control, which reduces the overall power consumption. The differential prototype SAR ADC was implemented with $0.18{\mu}m$ complementary metal-oxide semiconductor (CMOS) technology and achieves an effective number of bits (ENOB) of 9.49 at a sampling frequency of 10MS/s. The structure consumes 0.522mW from a 1.8V supply. Signal to noise-plus-distortion ratio (SNDR) and spurious free dynamic range (SFDR) are 59.5 dB and 67.1 dB and the figure of merit (FOM) is 95 fJ/conversion-step.