• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권4호
• /
• pp.272-281
• /
• 2013

This paper presents low power frequency shift keying (FSK) transmitter using all digital PLL (ADPLL) for smart utility network (SUN). In order to operate at low-power and to integrate a small die area, the ADPLL is adopted in transmitter. The phase noise of the ADPLL is improved by using a fine resolution time to digital converter (TDC) and digitally controlled oscillator (DCO). The FSK transmitter is implemented in $0.18{\mu}m$ 1-poly 6-metal CMOS technology. The die area of the transmitter including ADPLL is $3.5mm^2$. The power consumption of the ADPLL is 12.43 mW. And, the power consumptions of the transmitter are 35.36 mW and 65.57 mW when the output power levels are -1.6 dBm and +12 dBm, respectively. Both of them are supplied by 1.8 V voltage source. The frequency resolution of the TDC is 2.7 ps. The effective DCO frequency resolution with the differential MOS varactor and sigma-delta modulator is 2.5 Hz. The phase noise of the ADPLL output at 1.8 GHz is -121.17 dBc/Hz with a 1 MHz offset.

• ETRI Journal
• /
• 제33권3호
• /
• pp.366-373
• /
• 2011

In this paper, we propose a low-power all-digital phase-locked loop (ADPLL) with a wide input range and a high resolution time-to-digital converter (TDC). The resolution of the proposed TDC is improved by using a phase-interpolator and the time amplifier. The phase noise of the proposed ADPLL is improved by using a fine resolution digitally controlled oscillator (DCO) with an active inductor. In order to control the frequency of the DCO, the transconductance of the active inductor is tuned digitally. The die area of the ADPLL is 0.8 $mm^2$ using 0.13 ${\mu}m$ CMOS technology. The frequency resolution of the TDC is 1 ps. The DCO tuning range is 58% at 2.4 GHz and the effective DCO frequency resolution is 0.14 kHz. The phase noise of the ADPLL output at 2.4 GHz is -120.5 dBc/Hz with a 1 MHz offset. The total power consumption of the ADPLL is 12 mW from a 1.2 V supply voltage.

• 정보와 통신
• /
• 제28권11호
• /
• pp.9-15
• /
• 2011

CMOS 집적회로기술의 발달로 인해 디지털회로는 속도향상 소모전력 감소로 성능이 매우 많이 향상되었지만, Analog/RF 회로는 동작전압감소, 공정변화심화 등으로 인해 심각한 성능저하가 나타나고 있다. 이에 기존의 전하펌프 기반 아날로그 PLL에 대한 대안으로 All Digital PLL(ADPLL)이 개발되고 이미 상용제품에 적용되고 있다. 하지만 그 성능은 데이터변환 회로인 TDC와 DCO의 제한된 해상도로 인해 개선이 많이 필요하다. 이 두 회로는 ADPLL의 성능에 가장 큰 영향을 미치므로 본 논문에서는 지금까지 발표된 TDC와 DCO 구현사례를 중심으로 ADPLL의 연구개발동향을 살펴보고자 한다.

• 전자공학회논문지
• /
• 제52권2호
• /
• pp.195-200
• /
• 2015

본 논문에서는 ADPLL의 잡음 개선을 위해 8비트 SVBS-TDC (Semi-Vernier Binary-Search Time-to-Digital Converter)를 제안했다. TDC의 동작 속도를 높이기 위해 인코더 등 디지털 블록을 사용하지 않는 BS-TDC (Binary-Search TDC) 구조를 사용했으며, 버니어 구조를 적용하여 기존의 BS-TDC에 비해 해상도를 10배 이상 증가시켰다. TDC의 단점인 좁은 입력범위를 개선하기 위해 버니어 구조를 절반만 적용하여 510ps의 넓은 입력 범위를 확보했다. 제안하는 SVBS-TDC는 65nm CMOS 공정으로 설계하였고, 모의실험 결과 1.2V 전원 전압에서 동작 속도는 200MHz이고 해상도는 4ps로서 ADPLL의 잡음 특성을 효과적으로 개선함을 확인하였다.

• 한국정보통신학회논문지
• /
• 제7권2호
• /
• pp.194-200
• /
• 2003

본 논문에서는 주파수 도약 대역확산시스템에서 널리 적용되는 FSK복조기를 설계하고 실험 결과를 분석하였다. FSK 복조회로에 있어서 가장 중요한 부분인 ADPLL의 성능을 소프트웨어를 이용하여 분석하였다. 이 분석을 토대로 Altera사에서 제공하는 Maxplus-II 툴을 이용하여 각 구성 회로를 설계하였으며 EPM7064SLC44-10 chip으로 집적화 하였다. 시뮬레이션 결과와 구현된 회로의 특성을 비교 분석하였다. 결과에 있어서 PLL의 시상수는 약 2${\mu}\textrm{s}$의 차이가 발생하였다. 이 차이는 FSK복조회로에 있어서는 큰 영향을 주지 않는다. 실험결과를 보면 FSK 변조된 신호는 기준 신호와 위상 차가 180$^{\circ}$인 경우에도 설계된 회로에 의해 잘 복조 됨을 관찰할 수 있었다.

• Journal of Power Electronics
• /
• 제18권5호
• /
• pp.1523-1535
• /
• 2018

High-performance Phase-Locked Loops (PLLs) are critical for grid synchronization in grid-tied power electronic applications. In this paper, a new single-phase All Digital Phase-Locked Loop (ADPLL) is proposed. It features fast transient response and good robustness under distorted grid conditions. It is designed for Field Programmable Gate Array (FPGA) implementation. As a result, a high sampling frequency of 1MHz can be obtained. In addition, a new OSG is adopted to track the power frequency, improve the harmonic rejection and remove the dc offset. Unlike previous methods, it avoids extra feedback loop, which results in an enlarged system bandwidth, enhanced stability and improved dynamic performance. In this case, a new parameter optimization method with consideration of loop delay is employed to achieve a fast dynamic response and guarantee accuracy. The Phase Detector (PD) and Voltage Controlled Oscillator (VCO) are realized by a Coordinate Rotation Digital Computer (CORDIC) algorithm and a Direct Digital Synthesis (DDS) block, respectively. The whole PLL system is finally produced on a FPGA. A theoretical analysis and experiments under various distorted grid conditions, including voltage sag, phase jump, frequency step, harmonics distortion, dc offset and combined disturbances, are also presented to verify the fast dynamic response and good robustness of the ADPLL.

• 한국통신학회:학술대회논문집
• /
• 한국통신학회 1992년도 하계종합학술발표회 논문집
• /
• pp.699-703
• /
• 1992

• 대한전자공학회:학술대회논문집
• /
• 대한전자공학회 2002년도 ITC-CSCC -3
• /
• pp.1630-1633
• /
• 2002

In this paper, we proposed a new control system of the dividing ratio changeable type ADPLL (DCPLL). The DCPLL has been designed by us. However, in the DCPLL, there are some problems such as this curcuit is increased the output jitter on multiple frequency, and the output jitter is large on steady state. Then, the output jitter characteristic on multiple frequency is improved by using “rest-control” system. Also, output jitter decreases by using “W-edge (positive edge h negative edge)” system. We confirmed some characteristics of the DCPLL with the circuit simulator, PSpice.

• 전자공학회논문지S
• /
• 제36S권7호
• /
• pp.9-15
• /
• 1999

본 논문에서는 주파수 도약 방식 시스템에 적합한 비트 동기 방식을 제안한다. 제안한 비트 동기 방식은 에러 심볼 검출기를 고안하여 이를 기존의 디지털 루프 필터와 결합한 ADPLL 방식이다. 제안된 비트 동기방식은 홉류트 잡음과 임펄스 잡음 등과 같은 잡음 구간에서는 비트 추적을 억제함으로써 디지털 루프 필터의 성능을 향상시키고, 주파수 도약 시스템에서의 동기 확률을 개선시켰다. 모의 실험 결과, 제안한 비트 동기 방식이 기존의 방식에 비해서 더욱 개선된 성능을 보여줌을 입증하였다.

• JSTS:Journal of Semiconductor Technology and Science
• /
• 제13권2호
• /
• pp.145-151
• /
• 2013

In this paper, a low power, small area cyclic time-to-digital converter in All-Digital PLL for DVB-S2 application is presented. Coarse and fine TDC stages in the two-step TDC are shared to reduce the area and the current consumption maintaining the resolution since the area of the TDC is dominant in the ADPLL. It is implemented in a 0.13 ${\mu}m$ CMOS process with a die area of 0.12 $mm^2$. The power consumption is 2.4 mW at a 1.2 V supply voltage. Furthermore, the resolution and input frequency of the TDC are 5 ps and 25 MHz, respectively.