• 전자공학회논문지
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• 제51권11호
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• pp.101-106
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• 2014

본 논문에서는 자동 이득 제어 회로를 이용한 와이드 다이나믹 레인지 RF root-mean-square (RMS) 전력 검출기를 소개한다. 제안하는 자동 이득 제어는 voltage gain amplifier (VGA), RMS 변환 블록, 이득 조절 블록으로 구성되어 있다. VGA는 dB-linear한 이득 관계를 갖는 캐스코드 VGA를 사용하였다. 제안하는 RMS 변환은 입력 신호 전 파장의 제곱 변환을 이용하여 RMS에 비례하는 DC 전압을 출력한다. 제안하는 RMS 전력 검출기는 500MHz에서 5GHz에서 작동하며 검출 범위는 0 dBm에서 -70dBm 이상의 신호를 -4.53 mV/dBm의 비율로 검출한다. 제안하는 RMS 전력 검출기는 TSMC 65nm 공정을 사용하여 설계되었으며 1.2V에서 5mW의 전력소비를 갖는다. 칩 레이아웃 면적은 $0.0097mm^2$이다.

• 한국정보통신학회논문지
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• 제23권8호
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• pp.959-965
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• 2019

본 논문에서는 CMOS 65-nm 공정을 이용하여 위성 통신 시스템에서 Ka-band를 지원하기 위한 저잡음 증폭기를 설계하였다. 제안된 저잡음 증폭기는 고이득 모드와 저이득 모드로 구성되어있으며, 입력신호의 크기에 따라 이득을 제어하도록 설계하였다. 전력소모를 줄이기 위해 회로 전체의 공급전압을 1 V 이하로 제한하였으며, 인버터 구조의 이득제어 회로에 대해 기술하였다. 제작된 회로의 크기를 줄이기 위해 3D EM 시뮬레이터를 사용하였으며, 패드를 포함하며 $0.33mm^2$의 면적을 갖는다. 제작된 증폭기는 3 dB 대역폭에서 -7 dB의 이득제어 범위를 가지며 반사계수는 고이득 모드에서 -6 dB, 저이득 모드에서 -15 dB 미만으로 측정되었다.

• 전기전자학회논문지
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• 제24권4호
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• pp.1058-1063
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• 2020

본 논문은 생체 신호 및 센서 신호 처리를 위하여 저전력으로 동작하는 12비트 SAR A/D 변환기를 제안한다. 기존의 SAR A/D 변환기의 전력소모를 줄이고자, 동적 전류를 감소시켜 전체 전력 소모를 감소시켰다. 동적 전류를 감소시키기 위해서 C-DAC 비트 스위치를 동작시키는 샘플링 시간을 클럭 생성기의 샘플링 시간과 다르게 인가하였다. 추가적으로 SAR A/D 변환기의 전체 전력소모 중 70%를 차지하는 디지털 블록의 공급전압을 0.6V로 낮춰 설계하였다. 제안하는 SAR A/D 변환기는 CMOS 65nm 공정 1-poly 6-metal을 사용하여 설계하였으며, 1.2V의 공급전압으로 동작하며, ENOB는 10.1 비트, INL/DNL은 ±0.5LSB/±1.2LSB이며, 전체 전력소모는 31.2uW이고 FoM은 2.8fJ/step 이다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제15권2호
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• pp.280-285
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• 2015

A fully integrated high-efficiency linear CMOS power amplifier (PA) is developed for 802.11n WLAN applications using the 65-nm standard CMOS technology. The transformer topology is investigated to obtain a high-efficiency and high-linearity performance. By adopting a 2:2 output transformer, an optimum impedance is provided to the PA core. Besides, a LC harmonic control block is added to reduce the AM-to-AM/AM-to-PM distortions. The CMOS PA produces a saturated power of 26.1 dBm with a peak power-added efficiency (PAE) of 38.2%. The PA is tested using an 802.11n signal, and it satisfies the stringent error vector magnitude (EVM) and mask requirements. It achieves -28-dB EVM at an output power of 18.6 dBm with a PAE of 14.7%.

• 정보저장시스템학회논문집
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• 제2권2호
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• pp.96-99
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• 2006

In this research, a wafer-level transfer method of cantilever away on a conventional CMOS circuit has been developed for high density probe-based data storage. The transferred cantilevers were silicon nitride ($Si_3N_4$) cantilevers integrated with poly silicon heaters and piezoelectric sensors, called thermo-piezoelectric $Si_3N_4$ cantilevers. In this process, we did not use a SOI wafer but a conventional p-type wafer for the fabrication of the thermo-piezoelectric $Si_3N_4$ cantilever arrays. Furthermore, we have developed a very simple transfer process, requiring only one step of cantilever transfer process for the integration of the CMOS wafer and cantilevers. Using this process, we have fabricated a single thermo-piezoelectric $Si_3N_4$ cantilever, and recorded 65nm data bits on a PMMA film and confirmed a charge signal at 5nm of cantilever deflection. And we have successfully applied this method to transfer 34 by 34 thermo-piezoelectric $Si_3N_4$ cantilever arrays on a CMOS wafer. We obtained reading signals from one of the cantilevers.

• 대한전자공학회논문지SD
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• 제43권6호
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• pp.9-17
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• 2006

SoC(System-On-Chip) 시스템에서 초 저전력 시스템을 구현하기 위한 dynamic voltage and frequency scaling (DVFS)알고리즘에 사용될 시스템 버스의 다중 코어 전압 레벨을 생성해주는 새로운 다계층(multi-level) 코어 전압용 high-speed level up/down Shifter 회로를 제안한다. 이 회로는 내부 회로군과 외부 회로군 사이에서 서로 다른 전압레벨을 조정 접속하는 I/O용 level up/down shifter interface 회로로도 동시에 사용된다. 제안하는 회로는 인터페이스 접속에서 불가피하게 발생하는 속도감쇄와 Duty Ratio 불안정 문제를 최소화하는 장점을 갖고 있다. 본 회로는 500MHz의 입력 주파수에서 $0.6V\sim1.6V$의 다중 코어 전압을 각 IP들에서 사용되는 전압레벨로, 또는 그 반대의 동작으로 서로 Up/Down 하도록 설계하였다 그리고 제안하는 I/O 용 회로의 level up shifter는 500MHz의 입력 주파수에서 내부 코어 용 level up shifter의 출력전압인 1.6V를 I/O 전압인 1.8V, 2.5V, 3.3V로 전압레벨을 상승 하도록 설계하였으며, level down shifter는 반대의 동작으로 1Ghz의 입력 주파수에서 동작하도록 설계하였다. 시뮬레이션 및 결과는 $0.35{\mu}m$ CMOS Process, $0.13{\mu}m$ IBM CMOS Process 와 65nm CMOS model 변수를 이용한 Hspice를 통하여 검증하였다. 또한, 제안하는 회로의 지연시간 및 파워소모 분석과 동작 주파수에 비례한 출력 전압의 Duty ratio 왜곡에 대한 연구도 하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권4호
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• pp.534-542
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• 2017

This paper presents a fast locking technique for a fractional-N PLL frequency synthesizer. The technique directly measures $K_{VCO}$ on a chip, computes the VCO's target tuning voltage for a given target frequency, and directly sets the loop filter voltage to the target voltage before the PLL begins the normal closed-loop locking process. The closed-loop lock time is significantly minimized because the initial frequency of the VCO are put very close to the desired final target value. The proposed technique is realized and designed for a 4.3-5.3 GHz fractional-N synthesizer in 65 nm CMOS and successfully verified through extensive simulations. The lock time is less than $12.8{\mu}s$ over the entire tuning range. Simulation verifications demonstrate that the proposed method is very effective in reducing the synthesizer lock time.

• JSTS:Journal of Semiconductor Technology and Science
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• 제13권5호
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• pp.423-429
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• 2013

A 6-Gb/s differential voltage mode driver is presented whose output impedance and pre-emphasis level can be controlled independently. The voltage mode driver consists of five binary-weighted slices each of which has four sub-drivers. The output impedance is controlled by the number of enabled slices while the pre-emphasis level is determined by how many sub-drivers in the enabled slices are driven by post-cursor input. A prototype transmitter with a voltage-mode driver implemented in a 65-nm CMOS logic process consumes 34.8-mW from a 1.2-V power supply and its pre-emphasized output signal shows 165-mVpp,diff and 0.56-UI eye opening at the end of a cable with 10-dB loss at 3-GHz.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권1호
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• pp.61-66
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• 2009

We have investigated the noise sensitivity of low noise amplifier (LNA) at different frequency. This noise sensitivity analysis provides insights about noise parameters and it is very beneficial for making appropriate design trade-offs. From this work, the circuit designer can choose the adequate noise parameters tolerances.

• International journal of advanced smart convergence
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• 제10권3호
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• pp.81-88
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• 2021

This paper proposes two types of subharmonic RF receiver front-end (called LMV) where, in a single stage, quadrature voltage-controlled oscillator (QVCO) is stacked on top of a low noise amplifier. Since the QVCO itself plays the role of the single-balanced subharmonic mixer with the dc current reuse technique by stacking, the proposed topology can remove the RF mixer component in the RF front-end and thus reduce the chip size and the power consumption. Another advantage of the proposed topologies is that many challenges of the direct conversion receiver can be easily evaded with the subharmonic mixing in the QVCO itself. The intermediate frequency signal can be directly extracted at the center taps of the two inductors of the QVCO. Using a 65 nm complementary metal oxide semiconductor (CMOS) technology, the proposed subharmonic RF front-ends are designed. Oscillating at around 2.4 GHz band, the proposed subharmonic LMVs are compared in terms of phase noise, voltage conversion gain and double sideband noise figure. The subharmonic LMVs consume about 330 ㎼ dc power from a 1-V supply.