• 전기전자학회논문지
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• 제14권3호
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• pp.232-235
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• 2010

기존의 수동 스위치를 사용한 스위치-라인 타입 위상변화기의 수동 스위치를 스위칭 증폭기로 대체한 60GHz CMOS 능동위상변화기를 소개하였다. 능동스위치 위상변화기는 능동스위치 블록과 수동 딜레이 네트워크 블록 구성되며, 기존의 vector-sum 위상변화기와 비교해 간단한 회로 구성이 가능하다. 능동스위치 블록은 On-Off state에 따라 다르게 요구되는 입출력 저항을 고려하여 설계하였고, 수동 딜레이 네트워크 블록은 회로의 크기를 최소화하기 위하여 일반적인 microstrip line 대신 lumped 인덕터와 커패시터를 사용하여 구성하였다. TSMC 65nm CMOS 공정을 이용하여 1-bit 위상변화기를 제작 및 측정하였으며, 그 결과 65GHz에서 평균 -4.0dB 의 삽입손실과 120도의 위상차를 얻었다.

• 한국전자파학회논문지
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• 제29권5호
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• pp.393-396
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• 2018

본 논문은 65-nm 저전력 CMOS 공정을 이용해 94 GHz 대역 저잡음 증폭기를 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 4단 차동 공통소스 구조를 가지며, 트랜스포머를 사용해 각 단 및 입출력 임피던스 정합 회로를 구성했다. 제작한 저잡음 증폭기는 94 GHz에서 최대 전력 이득 25 dB을 보이며, 3-dB 대역폭은 5.5 GHz이다. 제작한 칩의 면적은 패드를 포함해 $0.3mm^2$이며, 1.2 V 공급 전원에서 46 mW의 전력을 소비한다.

• 한국전자파학회논문지
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• 제28권10호
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• pp.832-835
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• 2017

본 논문은 고속 무선 데이터 통신을 위한 V-band 차동 저잡음 증폭기를 65-nm CMOS 공정을 이용하여 설계한 결과를 제시한다. 설계한 저잡음 증폭기는 3단 공통소스 구조이며, MOS 커패시터를 이용한 커패시턴스 중화 기법을 적용하였고, 트랜스포머를 이용하여 각 단의 임피던스 정합을 구현하였다. 제작한 저잡음 증폭기는 63 GHz에서 최대 이득 23 dB을 보이며, 3 dB 대역폭은 6 GHz이다. 제작한 칩의 크기는 패드를 포함하여 $0.3mm^2$이며, 1.2 V 공급 전원에서 32 mW의 전력을 소비한다.

• 한국정보통신학회논문지
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• 제24권5호
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• pp.678-681
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• 2020

In this paper, we analyzed the noise figure of cascode low noise amplifier (LNA) based on the measured data of 65nm CMOS devices. By using the channel thermal noise model of transistors, we expanded noise figure equation and divided the equation into three parts to see its contributions to noise figure. We also varied design parameters such as bias point, transistor gate width, and operating frequency. Our results show that different noise sources dominate at the different operating frequencies. One can easily find the noise transition frequency with device models in ahead of the practical design. Therefore, this research provides a low noise design approach for different operating frequencies.

• 한국전자파학회논문지
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• 제24권9호
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• pp.915-921
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• 2013

본 논문에서는 65 nm RF CMOS 공정을 이용한 차량 레이더용 77 GHz 저 잡음 증폭기의 설계 방법론 및 측정 결과를 제시한다. 설계한 LNA는 3단 공통소스 증폭단 구조이며, 전송선을 사용하여 입출력 임피던스 정합을 구현하였다. 3차원 전자기 시뮬레이션 시간을 단축하기 위해 전송선 EM 라이브러리를 사전에 구축하여 정합회로를 설계하였으며, 측정을 통해 제안 방법론의 정확성을 확인하였다. 제작한 저 잡음 증폭기의 최대 이득은 77 GHz에서 10 dB, 입출력 반사 손실은 -10 dB 이하이다.

• ETRI Journal
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• 제32권3호
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• pp.457-459
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• 2010

A low-power down-sampling mixer in a low-power digital 65 nm CMOS technology is presented. The mixer consumes only 830 ${\mu}W$ at 1.2 V supply voltage by combining an NMOS and a PMOS mixer with cascade transistors at the output. The measured gain is (19 ${\pm}$1 dB) at frequencies between 100 MHz and 3 GHz. An IIP3 of -5.9 dBm is achieved.

• 대한전자공학회논문지SD
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• 제46권6호
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• pp.48-51
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• 2009

20 GHz 이하의 주파수 범위에서 저잡음 증폭기의 성능지수를 최대화하기 위해 65 nm RF CMOS 기술을 이용하여 제작된 입력 트랜지스터의 바이어스 전압과 폭을 최적화하였다. 만일 13 GHz 보다 동작 주파수가 높을 경우, 보다 높은 이득을 확보하기 위해 2단 증폭기의 적용이 필요하였다. 또한 5 GHz 보다 낮을 경우, 제한된 범위 내에서의 전력소모를 제어하기 위해, 입력 트랜지스터의 게이트와 소스사이의 추가적인 커패시터를 삽입하였다. 본 논문은 20 GHz 이하에서 동작하는 1단 LNA의 전반적인 성능을 검토하였고, 본 접근법은 다른 CMOS LNA 설계 기술에 적용가능하다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1027-1033
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• 2013

본 논문에서는 고주파 이미징 시스템에 사용되는 D-band 이미징 검출기(imaging detector)를 65-nm CMOS 공정을 이용하여 설계 및 제작한 결과를 보인다. 검출기 회로 구조는 resistive self-mixing 원리에 기초를 두고 있다. 제작된 검출기는 145 GHz에서 400 V/W의 최대 반응도(responsivity)와 100 $pW/Hz^{1/2}$의 최소 NEP(Noise Equivalent Power)를 보였다. 제작된 회로의 크기는 측정용 패드와 밸룬을 포함하여 $400{\mu}m{\times}450{\mu}m$이며, 중심 회로의 크기는 $150{\mu}m{\times}100{\mu}m$이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 한국전자파학회논문지
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• 제27권3호
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• pp.330-333
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• 2016

본 논문에서는 차량 충돌 방지 장거리 레이더(Long Range Radar: LRR)을 위한 77 GHz 전력증폭기를 65 nm CMOS 공정을 이용하여 설계하였다. 제안한 회로는 3단 차동 전력증폭기로 공통 소스 구조와 트랜스포머를 사용했다. 측정결과로 77 GHz에서 18.7 dB의 전압 이득과 13 GHz의 3 dB 대역폭을 얻었다. 측정된 최대 출력 전력은 10.2 dBm, 입력 $P_{1dB}$는 -12 dBm, 출력 $P_{1dB}$는 5.7 dBm이며, 측정된 최대 전력 효율은 7.2 %이다. 본 전력증폭기는 1.2 V의 공급전원으로부터 140.4 mW의 DC 전력을 소모한다.