• 대한전자공학회논문지SD
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• 제38권12호
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• pp.44-55
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• 2001

MAC(Multiply and ACcumulate) 연산은 DSP와 멀티미디어 데이터 처리의 핵심이 되는 연산이다. 기존의 DSP 혹은 내장형 프로세서의 MAC 연산기들은 주로 3사이클의 latency를 가지며, 한번에 하나씩의 데이터를 처리하므로 성능에 한계를 보인다. 따라서 고성능의 범용 프로세서들은 SIMD(Single Instruction Multiple Data) 연산을 지원하는 MAC 연산기를 실행 유닛으로 내장하는 추세이다. 하지만 이러한 고성능의 연산기는 고성능 범용 프로세서의 특성상 다양한 동작 모드를 지원해야 하고 clock 주파수가 높아야 하므로 파이프라인 기법을 사용하고 이에 따른 컨트롤이 복잡하여 하드웨어 설계가 까다롭고 면적이 큰 문제가 있다. 본 논문에서는 내장형 프로세서에 적합한 64비트 폭을 갖는 SIMD MAC 연산기를 설계하였다. 한 사이클에 누적연산까지 모두 완료하도록 하여 파이프라인 제어의 필요성을 없앴고, 기존의 Booth 곱셈기 구조에 기반하여 약간의 회로 추가로 SIMD 연산이 가능하도록 하였다.

• 대한전자공학회논문지TC
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• 제39권4호
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• pp.173-179
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• 2002

본 논문은 DFE (Decision Feedback Equalizer)구조와 CMA (Constant Modulus Algorithm), 그리고 LMS (Least Mean Square) 알고리즘을 이용한 등화기에 대하여 기술한다. DFE 구조는 기존의 transversal 구조의 등화기에 비하여 빠른 채널 적응 속도와 낮은 BER (Bit Error Rate) 값을 가지며 ISI(Intersymbol Interference)가 심한 환경에서도 좋은 성능을 나타낸다. 본 등화기는 16/64 QAM(Quadrature Amplitude Modulation) 변복조 방식에 적용할 수 있으며, 고속으로 동작할 수 있도록 고속의 곱셈기와 많은 수의 CSA (Carry Save Adder)를 사용하였다. COSSAP/sup TM/ 캐드 툴을 사용하여 부동 소수점 모델과 고정 소수점 모델을 개발하였으며, VHDL 모델을 개발하였다. 시뮬레이션 결과에 따라 feedback 부분과 feedforward 부분에 각각 12개와 8개의 탭을 사용하였으며, 다중 경로 페이딩 채널에서 BER이 10-6일 때를 기준으로 보면 등화기를 사용하지 않은 채널의 BER 보다 SNR(Signal to Noise Ratio)이 4dB 정도 향상되었다. SYNOPSYS/sup TM/ 캐드 툴과 삼성의 0.5 ㎛ standard cell library (STD80) 를 이용하여 로직 합성을 수행하였으며, 전체 게이트 카운트는 약 13만개를 보였다.

• 대한전자공학회논문지SD
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• 제38권3호
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• pp.211-219
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• 2001

본 논문에서는 RFID를 위한 읽기 전용 CMOS 트랜스폰더를 one-chip으로 설계하였다. 리더에서 공급되는 자기장으로부터 트랜스폰더 칩의 전원을 공급하기 위한 전파정류기를 NMOS 트랜지스터를 사용하여 설계하였으며, 데이터 저장 소자로는 64비트의 ROM을 사용하였다. 메모리에 저장되어 있는 ID 코드는 Manchester 코딩되어 front-end 임피던스 변조 방식으로 리더에 전송된다. 임피던스 변조를 위한 감폭회로로는 리더와 트랜스폰더 사이의 거리가 변해도 일정한 감폭율을 갖는 새로운 감폭회로를 사용하였다. 설계된 회로는 0.65㎛ 2-poly, 2-metal CMOS 공정을 사용하여 IC로 제작되었다. 칩 면적은 0.9㎜×0.4㎜이다. 측정 결과 설계된 트랜스폰더 IC는 인식거리 내에서 약 20∼25%의 일정한 감폭율을 보이며, 125㎑의 RF에 대해 3.9kbps의 데이터 전송속도를 보인다. 트랜스폰더 칩의 전력소모는 읽기 모드시 약 100㎼이다. 인식거리는 약 7㎝이다.

• 대한전자공학회논문지SD
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• 제45권6호
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• pp.104-110
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• 2008

본 논문에서는 새로운 2레벨 탐색 스피어 디코딩 알고리즘과 그 하드웨어 구조를 제안한다. 제안된 알고리즘은 심볼검출 시에 성능향상에 영향을 줄 수 있는 유용한 후보군이 이전 단계에서 버려지는 것을 피하기 위해서, 2 레벨 트리탐색을 동시에 수행한다. 시뮬레이션 결과, 제안된 알고리즘이 BER 측면에서 기존의 알고리즘보다 성능이 우수함을 확인할 수 있었다. 제안된 하드웨어 구조는 낮은 복잡도와 고정된 throughput을 갖는 구조로써 BPSK, QPSK, 16-QAM, 64-QAM의 변조방식을 지원한다. 하드웨어 측면에서 큰 복잡도를 갖는 정렬 블럭은 다른 블럭과 하드웨어를 공유함으로써 면적을 감소시켰고, 제안된 하드웨어 구조는 기존의 구조들과 비교했을 때 면적이 감소되고 성능이 향상됨을 확인하였다.

• 대한전자공학회논문지TC
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• 제37권1호
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• pp.1-11
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• 2000

본 논문에서는 다중 반송파 부호 분할 다원 접속 (multi-carrier-code division multiple access; MC-CDMA) 시스템 내의 고출력 증폭기에 의해 발생하는 비선형 왜곡의 보상을 위한 전치왜곡기를 제안한다. 제안된 방법은 contraction mapping 정리와 이에 따른 고정점 반복에 기반하고 있다. 우리가 이미 다른 논문에서 제안하였던 고정점 반복 기반의 전치왜곡기가 복소수 변조 신호 자체에 적용되는 것에 반해, 여기서 제안하는 전치왜곡기는 변조 신호의 진폭에 고정점 반복을 적용하여 실수 연산을 수행하므로써 계산량을 감소시킨다. 송신기에서 traveling wave tube amplifier를 고출력 증폭기로 사용하고, BPSK 변조와 64개의 부반송파를 이용하는 동기식 MC-CDMA 기저대역 시스템에 대한 컴퓨터 시뮬레이션 결과, 제안된 전치왜곡기를 사용하는 경우 그렇지 않은 경우에 비해 비트오율 및 total degradation의 측면에서 월등한 성능 향상이 가능함을 알 수 있었다. 또한, 작은 output back-off 레벨에 대해 제안된 전치왜곡기는 복소수 연산을 수행하는 기존의 공점점 반복 기반의 전치왜곡기보다 우수한 성능을 보임을 역시 확인하였다.

• 인터넷정보학회논문지
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• 제8권3호
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• pp.33-43
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• 2007

본 논문에서는 하다마드 변환을 이용하여 워터마크 정보를 삽입 및 추출하는 손실압축에 강인한 워터마킹 방법을 제안한다. 하다마드 행렬은 1과 -1로 구성된 행렬이므로 계산이 빠르고 또한 역변환이 가능한 행렬이므로 워터마크 구현에 사용 가능하다. 워터마크 삽입과정에서, 워터마크는 하다마드 계수중의 중간 주파수 계수 10개를 선택하여 워터마크 패턴을 이용하여 삽입하였다. 워터마크 추출과정에서는, 삽입 시 사용했던 워터마크 패턴을 이용하여 비교하는 방법을 사용하여 워터마크 정보를 추출하였다. 실험결과, 하다마드 도메인에서 40%비트의 이진 로고영상을 삽입하였을 때 PSNR(Peok Signal To Noise Rate)이 $36{\sim}46dB$사이에서 BER(Bit Error Rate)이 $3.9{\sim}12.5%$에 달하는 성능을 나타내었고 JPEG 압축에 대해서는 QF(Quality Factor)가 30에서부터 육안으로 구분할 수 있을 정도의 로고를 추출해 낼 수 있었다. 본 논문에서는 하다마드 도메인에서의 성능을 증명하기 위하여 DCT, FFT, DWT등과 비교하여 실험한 결과 하마다드 도메인에서 가장 좋은 성능을 나타냄을 알 수 있었다.

• 한국정보통신학회논문지
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• 제9권3호
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• pp.547-554
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• 2005

최근 대부분의 전송기술이 이더넷으로 통일되는 경향에 힘입어, 예전에 비하여 이더넷은 대단한 주목을 받고 있다. 본 연구에서는 최적의 MAC 코어 설계에 대해 연구하였는데, 이는 상위 계층 인터페이스, 전송엔진, 플로우 컨트롤 블록, 수신엔진, 정합 부계층, 초기설정 블록, 상태전송 블록, XCMII 인터페이스 블록으로 구성된다. 하드웨어 설계를 위해 10Gbps 이더넷 Data Link 계층의 MAC 코어를 C언어로 성능평가를 실시하여 내부 GIFO와 파라미터 초기값을 도출하였다 내부 FIFO는 $95\%$의 트래픽이 발생시 512 크기로 사용 가능하고, $97\%$의 트래픽이 발생시에는 1024 크기가 적합하였다. 성능결과를 토대로, VHDL 언어로 설계하여 검증하였다. 설계된 MAC 코어는 64비트의 데이터를 처리하고 168.549MHz를 지원하여 전송효율이 최대 10.78Gbps까지 지원하므로, 10Gbps 이더넷의 스위칭 장비의 인터페이스 모듈로 응용이 가능하다.

• 대한전자공학회논문지
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• 제27권2호
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• pp.144-150
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• 1990

본 논문에서는 레딕스(radix)-2 FFT 알고리듬에 이용하였던 완전 셔플(shuffle)을 확장하여 새로이 얻은 이중 와전 셔플을 적용하여 레딕스-4 FFT 프로세서를 설계하였다. 이 FFT 프로세서는 버터플라이 연산 회로, 입, 출력값과 계수의 번지 발생기, 입, 출력값을 일시 저장하는 레지스터와 제어회로로 구성된다. 또한 입, 출력값과 계수를 저장하기 위해 외부 RAM과 ROM을 필요로 한다. 버터플라이 회로는 12개의 곱셈기와 덧셈기, 뺄셈기, 딜레이 시프트 레지스터(delay shift register)로 되어 있다. 25MHz two phase 클럭으로 동작하는 이 프로세서는 256-절 FFT를 6168 클럭, 즉 247 us 에 계산을 하며 또한, 사용자가 4, 16, 64, 256- 점까지 임의의 점을 선택할 수 있는 유연성을 갖는다. 그리고 2-um 이중 메탈 CMOS 공정을 이용하여 28000 여개의 트랜지스터와 55개의 패트를 $8.0{\times}8.2mm^2$면적에 설계할 수 있었다.

• 한국정보통신학회논문지
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• 제22권1호
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• pp.109-116
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• 2018

전자서명, 인증 코드, 키 생성 알고리듬 등의 보안 프로토콜에 사용되는 SHA-256 해시 함수를 면적 효율적으로 설계하였다. 설계된 SHA-256 해시 프로세서는 입력 메시지에 대한 패딩 및 파싱 기능을 수행하는 패더 블록을 포함하여 프리프로세싱을 위한 소프트웨어 없이 동작하도록 구현하였다. 라운드 연산을 16-비트 데이터 패스로 구현하여 64 라운드 연산이 128 클록 주기에 처리되도록 하였으며, 이를 통해 저면적 구현과 함께 성능 대비 하드웨어 복잡도 (area per throughput; APT)를 최적화 하였다. 설계된 SHA-256 해시 프로세서는 Virtex5 FPGA로 구현하여 정상 동작함을 확인하였으며, 최대 116 MHz 클록 주파수로 동작하여 337 Mbps의 성능을 갖는 것으로 평가되었다. ASIC 구현을 위해 $0.18-{\mu}m$ CMOS 셀 라이브러리로 합성한 결과, 13,251 GE로 구현되었으며, 최대 동작주파수는 200 MHz로 예측되었다.

• 복식
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• 제64권8호
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• pp.83-96
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• 2014

This study aims to analyze the design of current nurse uniforms, investigate the state of nurse uniforms, and uniform design preferences in order to ultimately develop functional nurse uniform, which satisfy their needs. First, observing photos of nurses' campaign on wearing a badge showed that opening of top uniform almost always incorporated buttons, and sleeves were mostly set-in half sleeves while collars tended to be mandarin collars. The colors were mostly white for both top and bottom, while the top showed a bit more variety in colors. White tops often incorporated hospital logos on them. Second, in terms of the nurse uniform distribution, each nurse is given one top and one bottom per year. In addition, either a cardigan or a jacket on top of the regular summer uniform constitutes the winter uniform, whereas the availability of cardigans differed by hospitals. Third, the main source of contamination of uniforms was blood, and the level of satisfaction was all low in terms of the design, function, and material of the uniform, calling for the enhancement and development of new uniforms. Design preferences were two-piece with pants, color preferences were blue and pink, and pattern preferences were hospital logo, stripes, and check patterns in the listed order of preference. Complaints were usually made on the contamination of front pocket of the top, lack of sufficient pockets for storage, and tightness of the sleeves. Some preferences on finishing were the princess seams, mandarin collar, set-in half sleeves, and button closing on top. The preferred belt was a mixed form of straight-lined belt and rubber belt, and straight lined hem and spandex blended fabrics were favored for the clothing.