• 디지털콘텐츠학회 논문지
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• 제17권3호
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• pp.165-172
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• 2016

GPU 기반 병렬처리에서 대규모 데이터의 인접 정보 검색(nearest neighbor search)에서 Morton code의 역할이 점점 더 중요하게 부각되고 있으며 그 응용 사례도 점차 증가하고 있다. 본 논문에서는 Tero Karras가 제안한 float 형 변수에 기반한 $[0,1]^3$ 공간 내의 3차원 기하 정보를 32비트 unsigned int형 Morton code로 변경하는 기존의 방법을 논의하고 그 기하학적인 의미를 분석함으로써, 보다 높은 해상도를 구현할 수 있는 64비트 unsigned long long형의 Morton code 변환 알고리듬을 제안한다. 제안하는 알고리듬은 GPU에서 구현되었을 때 CPU에서 실행하는 것보다 약 1000배 수준의 성능 향상을 달성한다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 하계종합학술대회 논문집(2)
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• pp.161-164
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• 2000

The architecture of microprocessor for a embedded system should be one that can perform more tasks with fewer instruction codes. The machine codes that high-level language compiler produces are mainly composed of specific ones, and codes that have small size are more frequently used. Extended Instruction Set Architecture (EISC) was proposed for that reason. We have designed pipe-line system for 64 bit EISC microprocessor. function level simulator was made for verification of design and instruction set architecture was also verified by that simulator. The behavioral function of synthesized logic was verified by comparison with the results of cycle-based simulator.

• 전자공학회논문지D
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• 제35D권1호
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• pp.41-48
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• 1998

This paper proposes a new addition algorithm to improve the addition speed which is one of the important factors for data path functions. We have designed a fast 64-bit adder utilizing al dynamic chain architecture based on the proposed Sum-Selector Generation (SSG) algorithm. Proposed adder is designed with pass-transistor logicto achieve a high speed operation in low voltage circumstance. Realized 64-bit adder with 0.8.mu.m CMOS double-metal process technology has been fully tested. it operates at 185 MHz with 5.0V and chip area occupies 3.66mm$^{2}$. It is also demonstrated that designed adder operates even at 2.0V power supply condition.

• 센서학회지
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• 제24권2호
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• pp.124-130
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• 2015

This paper presents a high performance HIGHT processor that can be applicable for CCM mode. In fact, HIGHT algorithm is a 64-bit block cipher. However, the proposed HIGHT extends the basic block length to 128-bit. The proposed HIGHT is operated as 128-bit block cipher and it can treat 128-bit block at once. Thus, it can be applicable for the various WSN applications that need fast and ultralight 128-bit block cipher, in particular, to be operated in CCM mode. In addition, the proposed HIGHT processor shares the common logics such as 128-bit key scheduler and control logics during encryption and decryption to reduce the area overhead caused by the extension of data block length. From the simulation results, the circuit area and power consumption of the proposed HIGHT are increases as 40% and 64% compared to the conventional 64-bit counterpart. However, the throughput of the proposed HIGHT can be up to two times as fast. Consequently, the proposed HIGHT is useful for USN and handheld devices based on battery as well as RFID tag the size of circuit is less than 5,000 gates.

• 인터넷정보학회논문지
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• 제14권1호
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• pp.15-22
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• 2013

WAVE 시스템은 IEEE 802.11p표준으로 지능형 교통시스템 서비스에 응용되는 새로운 개념 및 차량 통신 기술이다. 또한 WAVE 시스템은 도로상의 트래픽의 효율과 안전을 높인다. 그러나 WAVE 시스템의 OFDM 모듈레이션에서 스크램블러 비트 연산 알고리즘은 하드웨어나 소프트웨어 측면에서 병렬 처리가 불가능하므로 효율성이 떨어지게 된다. 본 논문에서는 스크램블러의 비트 연산으로 64비트 행렬 테이블을 구성하는 알고리즘과 64비트 행렬 테이블과 입력 데이터를 병렬 연산하는 알고리즘을 제안하였다. 제안한 알고리즘은 64비트 행렬 테이블을 적용하여 실행한 결과 비트연산 스크램블러보다 1회와 10000회 처리 속도는 약 40.08%-40.27%가 향상되고, 초당 처리 횟수는 468.35회 더 수행할 수 있고, 32비트 스크램블러보다 1회와 10000회 처리 속도는 약 7.53%-7.84%가 향상되고, 초당 처리 횟수는 91.44회 더 수행할 수 있다. 따라서 64비트로 연산하는 스크램블러 알고리즘은 64비트를 처리할 수 있는 CPU를 사용한다면 32비트 스크램블러보다 40% 이상 성능을 향상시킬 수 있다.

• 한국산업정보학회논문지
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• 제8권1호
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• pp.55-61
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• 2003

표준 암호화 알고리즘(DES : Data Encryption Standard)은 20년 이상 국제 암호화 표준으로 사용되고 있다. DES는 64비트의 데이터 블록을 56비트의 키를 이용하여 암호화시키는 블록 암호화 기법중의 하나이다. 이 알고리즘은 64비트의 입력을 연속된 과정에 의해 64 비트의 출력으로 전환하는 방법이며, 이렇게 암호화시킨 문장은 키 없이는 해독이 불가능하다. 본 논문에서는 DES 알고리즘을 이용하여 RFID(Radio Frequency Identification) 판독 시스템을 구현하였다. 구현된 시스템은 CBC(Cipher Block Chining) 모드를 사용하여 암호화 알고리즘의 신뢰성을 높였으며, 기존 상용 제품과의 성능 비교 결과 카드 접근 시간과 동작 시간이 상용 제품보다 우수함을 알 수 있었다.

• 대한전자공학회논문지
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• 제21권4호
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• pp.7-12
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• 1984

DFT로 대각선화 할 수 있는 circulant matrix가 대칭이고 실수인 경우에 이를 대각선화 할 수 있는 CDFT(composite DFT)를 유도했다. 일반적인 실수 신호의 대칭 covariance matrix에 대하여 DFT와 CDFT 변환했을 경우의 variance 분포를 분석했고, 이를 토대로 rate distortion 이론에 의하여 이들의 성능을 비교한 결과 CDFT가 DFT보다 bit rate면에서 효과적임을 볼 수 있었다. 그리고 f(q)=(0.95)q인 covariance matrix(64×64)에 대해 CDFT가 DFT에 비해. 계산결과, 평균적으로 0.0095bit가 감소될 수 있었다.

• 정보보호학회지
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• 제4권1호
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• pp.76-87
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• 1994

지난호에는 IS 10116 : n비트 블럭 암호 알고리즘의 운영모드(Modes of operation for a 64-bit blick cipher algorithm)를 소개하였다. 이번 호에는 보다 n=64의 경우에 한정되어 제한적이기는 하지만 훨씬 먼저인 1987년에 만들어져 사용 되어오고 있으며 1992년 정보보안 국제총회에서 이미 많은 제품이 IS 8372를 근거로 만들어져 있기 때문이라는 이유로 다시 5년간 국제표준으로서 수명의 연장을 받은 IS 8372를 소개한다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2004년도 하계학술대회 논문집 Vol.5 No.2
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• pp.902-905
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• 2004

A heart diagnosis system adopts Superconducting Quantum Interface Device(SQUID) sensors for precision MCG signal acquisitions. Such system is composed of hundreds of sensors, requiring fast signal sampling and precise analog-digital conversions(ADC). Our development of hardware board, processing 64-channel 12-bit 1ks/s, is built by using 8-channel ADC chips, 8-bit microprocessors, SPI interfaces, and parallel data transfers between microprocessors to meet the 1ks/s, i.e. 1 ms speed. The test result shows that the signal acquisition is done in 168 usuc which is much shorter than the required 1 ms period. This hardware will be extended to 256 channel data acquisition to be used for the diagnosis system.

• 한국컴퓨터정보학회논문지
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• 제12권2호
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• pp.63-70
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• 2007

DES는 64비트의 평문을 64비트의 암호문으로 암호화하는 블록 사이퍼 암호 시스템으로 1976년 표준으로 채택되어 20년 동안 전세계적으로 널리 쓰여왔다. 그러나 하드웨어와 암호 해독 기술의 발달로 인해 취약점이 드러난 DEB는 더 이상 안전하지 않기 때문에 암호화 강도를 높인 새로운 암호 시스템이 요구되었다. 이에 따라 여러 가지 방법이 제안되었으며, 그 중에서 NG-DES[1]에서는 키 길이의 확장과 비선형 f함수를 사용하여 기존 DES보다 암호화 강도를 높일 수 있었다. NG-DES는 기존의 DES를 64비트에서 128비트로 확장하면서 각 라운드에 사용되는 Fiestel 구조 또한 확장하였는데. 이 구조는 각 평문 비트 변화가 전체 암호문 비트에 영향을 미치지 못하는 단점을 가지고 있다. 본 논문에서는 NG-DES에서 제안된 확장 Fiestel 구조에서 라운드 간의 입출력 연결을 효과적으로 교차시킴으로써 혼돈과 확산을 증가시켜 암호화 강도를 높인 암호 시스템을 제안한다.