• 정보처리학회논문지B
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• 제12B권6호
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• pp.637-646
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• 2005

DMB 서비스를 위해 제공되는 대부분의 비디오 컨텐츠는 MPEG-2 규격으로 압축된 채 제공되므로 실제 서비스를 위해서 H.264 규격으로 트랜스코딩을 수행해야 한다. 현재 사용되는 트랜스코딩 방식은 MPEG-2 비트열(bit-stream)의 디코딩과 H.264 규격으로의 인코딩 과정을 연속적으로 수행하는 픽셀 기반 직렬 구조형 (CPDT, Cascaded Pixel-Domain Transcoding Architecture)이다. 이 방식은 두 표준의 소스 코드를 수정 없이 사용할 수 있으므로 구현이 용이하지만 변환을 위한 처리 시간이 길고 디코딩과 인코딩을 반복하므로 화질의 열화가 발생 할 수 있다. 본 논문에서는 MPEG-2로 압축된 비디오 비트열을 H.264로 트랜스크딩 할 때 변환 시간을 향상할 수 있는 DCT 기반의 열린 회로형 트랜스코더 구조(DCT-OPEN)와 변환시간은 CPDT와 유사하지만 화질면에서 우수한 DCT 기반 닫힌 회로형 트랜스코더(DCT-CLOSED) 구조를 제안한다. 제안된 구조에서는 CPDT 방식과 달리 압축 과정의 중간 단계인 DCT(Discrete Cosine Transform)를 이용하여 변환을 수행한다. 이때, MPEG-2와 H.264의 DCT 단위와 방법이 상이하므로 [l, 2]에서 제안된 방식을 이용하여 DCT 간의 변환을 수행한다. 제안된 구조의 성능 평가를 위해 MPEG-2 TM5하 H.264 JM8 코덱을 수정하여 다양한 구조를 구현하였으며 실험 결과 DCT-OPEN의 경우 CPDT에 비하여 계산 복잡도에서 우수하지만 PSNR 성능은 낮게 나타났으며 DCT-CLOSED의 경우 계산 복잡도는 높으나 화질에서 우수한 것으로 나타났다.

• 한국통신학회논문지
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• 제28권11A호
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• pp.936-944
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• 2003

본 논문에서는 FPGA (Field Programmable Gate Array)에 사용될 수 있는 AND/XOR기반의 기술적인 매핑 기법이 제안되었다. FPGA에서는 프로그램 블록들의 숫자가 정해져 있기 때문에 적절한 수의 입력을 가진 블록으로 회로를 나눌 수 있으면 효과적인 구현이 가능하다. Davio Expansion에 기반한 제안된 기법은 Davio Expansion 자체가 AND/XOR의 성질을 가지고 있기 때문에 XOR를 많이 포함하고 있는 에러 검출/수정, 데이터 암호/해독, 산술 회로 등을 구현하기 매우 용이하다. 본 논문에서는 제안된 기법을 이용할 때 구현되는 면적뿐만 아니라 속도도 현저히 저하될 수 있음을 MCNC 벤치마크를 이용하여 증명하였다. 면적이 줄어듦을 보이기 위하여 CLB (Configurable Logic Block) 숫자와 총 게이트 숫자가 이용되었다. CLB 숫자는 67.6 % (속도로 최적화 된 결과)와 57.7 % (면적으로 최적화 된 결과) 만큼 감소되었고 총 게이트 숫자는 65.5 %만금 감소되었다. 속도관련 결과를 확인하기 위해 사용된 최대 Path Delay는 현재 사용되고 있는 방법들에 비해 56.7 %만큼 감소되었고 최대 Net Delay는 80.5% 만큼 감소되었다.

• 인터넷정보학회논문지
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• 제16권3호
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• pp.33-41
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• 2015

본 논문에서는 디지털논리회로의 설계에 있어 필수적인 카르노 맵 간략화 과정을 교육용 자바 애플릿의 형태로 구현하였다. 학습자는 구현된 자바 애플릿으로부터 흥미로운 학습을 경험할 수 있으며, 자바 애플릿 설계과정에서 교육공학적인 요소를 단계별로 고려하였기 때문에 학습 효율의 극대화가 가능하다. 학습자는 구현된 자바 애플릿으로부터 디지털 논리회로의 간략화 과정을 마우스로 버튼을 클릭하거나 텍스트를 채워가면서 웹상에서 가상실험을 진행한다. 또한, 간략화 과정에서 발생되는 논리식과 논리회로도는 학습자가 효율적으로 학습할 수 있도록 서로 다른 프레임으로 구성하였으며, 학습자가 구성한 논리회로도가 올바르게 구성되었는지 확인할 수 있도록 하였다. 마지막으로 본 논문에서는 수정된 Quine-McCluskey 간략화 기법에 기초하여 자바 애플릿을 구현하였기 때문에 오프라인 교육의 보조도구로서 사용된다면 학습효율의 향상에 기여할 수 있다는 것을 입증하였다.

• 정보보호학회논문지
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• 제28권5호
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• pp.1225-1231
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• 2018

FPGA(Field Programmable Gate Array)를 이용한 시스템 개발은 개발 시간 단축 및 비용 절감을 위해 제3자에게 아웃소싱하는 형태로 발전하고 있다. 이러한 과정에서 악의적인 기능 및 오작동을 유발하는 하드웨어 악성기능(Hardware Trojan)이 시스템에 유입될 위협 또한 증가하고 있다. 하드웨어 악성기능의 탐지를 위해 다양한 방법들이 제시되고 있으나 FPGA에 탑재되는 비트스트림을 직접 수정하는 형태의 하드웨어 악성기능은 기존에 제시된 방법으로 탐지하기 어렵다. 이러한 유형의 하드웨어 악성기능 탐지를 위해서는 비트스트림으로부터 구현된 회로를 식별 가능한 수준으로 역공학하는 과정이 필요하며, 회로를 구성하는 여러 요소 중 특히 신호의 입출력 흐름을 파악할 수 있는 연결 정보를 역공학하는 것이 중요하다. 본 논문에서는 FPGA 비트스트림으로부터 연결 정보를 복구하는 도구인 BIL을 분석하고 이를 개선하기 위한 방법을 제시한다.

• 대한전자공학회논문지SD
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• 제43권1호
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• pp.37-44
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• 2006

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연 고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.87-94
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• 2003

본 논문에서는 통계적 분석 방법으로 IEEE 802.11a WLAN의 OFDM 모뎀용 IFFT 및 FFT의 양자화 에러를 최소화하는 설계방법을 제안한다. 제안된 방법은 IFFT 및 FFT의 회전계수(twiddle coefficient)에 통계적으로 계산된 계수를 적용하여 회전계수를 수정하는 새로운 알고리즘을 사용한다. 본 논문에서는 알고리즘을 radix-2² SDF(single-path delay feedback) 구조에 적용하여 설계하였고 IFFT와 FFT의 대칭적 성질을 이용하여 회로블록을 공유하도록 하였다. 회로 레벨에서 설계된 입출력 10비트인 송신단의 IFFT와 수신단의 FFT가 자기루프 구조 가졌을 때 최대 양자화 오차는 0.0021이다. 기존의 선형확장 회전계수의 최대 양자화 오차가 0.0087로 측정되었기 때문에 제안된 프로세서가 3비트 효율이 좋다.

• 융합신호처리학회논문지
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• 제14권4호
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• pp.249-254
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• 2013

아날로그 신호를 입력받아서 실시간으로 처리하기 위해서는 빠른 곱셈 연산회로와 고속 ADC(A/D converter) 회로가 필요하며 이를 위하여 Double-base Number System(DBNS)이 효과적인 것으로 알려져 있다. DBNS는 2와 3을 밑수로 이용하는 시스템으로서 이진 곱셈기와 비교할 때 곱셈 처리가 매우 빠르며, 칩 면적을 감소시킬 수 있으며, 저소비전력의 장점을 갖고 있다. 그러나 DBNS의 고유특성 때문에 변환오차가 발생하며, 디지털 필터의 구조로 인하여 오차가 연산결과에 누적되어 기존에 사용하던 2진수 방식에 비하여 차단 주파수의 S/N 특성이 저하되는 단점이 있다. 본 논문에서는 필터 계수에 대한 오차를 분석하여 ADC의 엔코더를 비선형으로 설계함으로써 DBNS의 누적오차를 상쇄시키는 방법을 제안하였다. 제안된 시스템은 엔코더 회로만이 수정되었으므로 DBNS의 장점은 그대로 유지된다. 제안한 ADC 엔코더가 비선형임에도 불구하고 -70dB의 차단 주파수 특성을 갖도록 설계한 FIR 필터와 비교하면, 기존의 DBNS 엔코더의 결과는 -35dB를 얻을 수 있었지만, 본 연구에서 제안된 비선형 DBNS 엔코더는 -45dB의 S/N로 -10dB의 향상을 이룰 수 있었다.

• 한국산학기술학회논문지
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• 제17권8호
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• pp.318-326
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• 2016

본 연구는 난임 치료 시술 유경험자를 대상으로 난임 특성을 파악하고, 특성에 따른 보조생식술의 치료 결과와의 관계를 분석하였다. 울산 일 산부인과전문병원의 협조를 얻어, 2012년~2013년까지 난임 시술을 받은 344명의 데이터를 수집하여 분석하였다. 분석방법은 교차분석, 로지스틱 회귀분석을 하였고, 통계적 검정은 ${\chi}^2-test$를 하였다. 난임 대상자 특성은 30대(72.1%)가 가장 많았고, 질병은 없는 경우(70.9%), 출산 자녀도 없음(77.0%)이 가장 많았다. 난임 원인은 연령이 높을수록 자궁요인이 많았고, 연령이 낮을수록 난소 요인이 많았다. 보조생식술을 시행한 시술은 IUI(51.5%), IVF(23.0%), IUI+IVF(25.6%) 이었고, 보조생식술 시술은 연령(p<.013), 난임 기간(p<.014), 유산경험(p<.008)이 통계적으로 유의하였다. 보조생식술 시술 결과 임신이 34.9%이었고, 그 중 인공수정은 49.2%, 체외수정은 50.8% 이었다. 성공 시술 평균 횟수는 인공수정 시술은 1.64회, 체외수정 시술은 1.36회로 체외수정이 인공수정보다 0.28회 낮았다. 따라서 보조생식술 유형에 따른 임신 성공률을 높이기 위해서는 인공수정 시술은 연령이 낮고, 난임 기간이 짧을수록, 출산 자녀가 없는 경우, 체외수정 시술은 연령이 높고, 난임 기간이 길수록, 출산 자녀가 있는 경우 선택해야 한다. 본 연구는 보조생식술을 시행한 전체를 대상자로 분석하였다는 연구적 의의가 있으나, 일 광역시라는 지역적 제한으로 일반화 하기는 어렵다. 이를 기초로 지역별 및 전국 난임 치료자를 대상으로 한 후속 연구가 이루어진다면 난임 원인별 특성을 파악하여, 효율적 치료 방안 구축 마련에 도움이 될 것이다.

• 전자공학회논문지C
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• 제36C권1호
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• pp.34-40
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• 1999

Reed-Solomon(RS) 부호는 CD-ROM, HDTV, ATM 그리고 디지털 VCR 등 여러 분야에서 연집(burst) 오류를 정정하기 위해 적용되어 왔다. RS 부호를 복호하기 위해서는 Berlekamp-Massey 알고리즘, 유클리드 알고리즘 그리고 수정 유클리드 알고리즘(MEA)이 개발되었다. 최근에는 이들 중에서도 MEA가 가장 자주 사용되었다. 본 논문은 부호의 복호에 사용되는 MEA을 위한 효율적인 반복 셀 구조를 제안한다. 제안된 구조의 두 가지 주된 특징은 다음과 같다. 첫째, MEA의 수행에 있어 기존의 방법[1] 보다 약 25% 적은 수의 클럭 사이클을 이용한다. 둘째, MEA 수행에 소비되는 클럭 사이클의 수가 부호의 길이 n보다 큰 경우 MEA 셀의 개수를 줄일 수 있었으며, 수신된 워드를 위한 버퍼 요구량 또한 줄일 수 있었다. 예로써 (128,124) RS 부호에 대한 MEA 회로가 VHDL을 통하여 기술되고 검증된다.

• 대한전자공학회논문지SD
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• 제45권12호
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• pp.22-28
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• 2008

본 논문은 SOC 응용을 위한 효율적인 8비트 AD 변환기(Analog-to-Digital Converter)를 설계하였다. 이 구조는 2개의 수정된 4 비트 플래시 AD 변환기로 구성되었고, 그것은 기존의 플래시 AD 변환기 보다 더 효율적인 구조를 가지고 있다. 이것은 입력신호에 연결된 저항들의 일정 범위를 예측하고 초기 예측을 기반으로 입력신호에 가까운 위치를 정한다. 입력신호의 예측은 전압예측기에 의하여 가능하다. 4비트 해상도를 가진 경우 수정된 플래시 AD 변환기는 단지 6개의 비교기가 필요하다. 그러므로 8비트 AD 변환기는 12개의 비교기와 32개의 저항을 사용한다. 이 AD 변환기의 변환속도는 기존의 플래시 AD 변환기와 거의 같지만 비교기와 저항의 수가 줄어들기 때문에 다이의 면적의 소모를 현저하게 줄일 수 있다. 이것은 반 플래시 AD 변환기보다 더 적은 비교기를 사용한다, 본 논문에서 구현한 회로들은 LT SPICE 컴퓨터 소프트웨어 툴을 이용하여 시뮬레이션 하였다.