• ETRI Journal
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• 제8권4호
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• pp.103-109
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• 1986

LDD(Lightly Doped Drain) 방식에 의한 MOSFET의 제조 공정 및 특성에 관하여 실험 분석하였다. MOS 소자의 채널 길이가 짧아짐에 따라 드레인 가장자리에서 자체 형성되는 높은 전계로 말미암아 애벌런치 항복 전압(avalanche breakdown voltage)이 상당히 감소 한다. 이 전압을 높여 주기 위한 기술로서 LDD 방식이 적용되었으며 종래의 제조방식에 의한 MOSFET와 비교 기술되었다.

• 한국전기전자재료학회:학술대회논문집
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• 한국전기전자재료학회 2008년도 하계학술대회 논문집 Vol.9
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• pp.151-151
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• 2008

갈륨-질화물(GaN) 기반의 고속전자이동도 트랜지스터(high electron mobility transistor, HEMT)는 마이크로파 또는 밀리미터파 등과 같은 고주파 대역의 통신시스템에 널리 사용되는 전자소자로 각광받고 있다. GaN HEMT는 AlGaN/GaN 또는 AlGaN/InGaN/GaN 등과 같은 이종접합구조(heterostructure)로부터 발생하는 이차원 전자가스(two-dimensional electron gas, 2DEG) 채널을 이용하여 캐리어 구속효과(carrier confinement) 및 이동도의 향상이 가능하다. 또한 높은 2DEG 채널의 면밀도(sheet concentration) 와 전자의 포화 속도(saturation velocity)를 바탕으로 고출력 동작이 가능하여 차세대 이동통신용 전력 증폭기로 주목받고 있다. 그러나 이론적으로 우수한 특성과 달리, 실제 소자에서는 epi 성장시의 결함이나 전위, 표면 상태에 따른 2DEG 감소 등의 영향으로 이론보다 높은 누설 전류와 낮은 항복 전압 특성을 가진다. 특히, 기존의 GaN HEMT 구조에서는 Drain-Side Gate Edge에서의 전계 집중이 항복 전압 특성에 미치는 영향이 크다. 본 논문에서는 이러한 문제를 해결하기 위해 Trapezoidal Gate구조를 이용하여 Drain 방향의 Gate Edge가 완만히 변하는 구조를 제안하였다. 이를 위해 $ATLAS^{TM}$ 전산모사 프로그램을 이용하여 Trapezoidal Gate 구조를 구현하여 형태에 따른 전류-전압 특성 및 소자의 스위칭 특성 및 Gate 아래 채널층에 형성되는 Electric Field의 분산을 조사하고, 이를 바탕으로 고속 동작 및 높은 항복 전압을 갖는 AlGaN/GaN HEMT의 최적화된 구조를 제안하였다. 새로운 구조의 Gate를 적용한 AlGaN/GaN HEMT는 Gate edge에서의 전계를 분산시켜 피크 값이 감소되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제3권1호
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• pp.229-234
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• 1999

측정 온도 변화와 n-형 실리콘 기판 농도의 변화를 갖는 백금 쇼트키 다이오드에서 신뢰성 특성을 분석하였다. 신뢰성 측정분석의 파라미터는 순방향 바이어스에서 포화전류, 임계전압과 이상인자이고, 소자의 모양에 따라서 역방향 바이어스에서 항복전압이다. 소자의 모양은 가장자리 효과를 위한 긴직사각형과 정사각형이다. 결과로써, 백금과 엔-실리콘 접합 부분에서 증가된 농도에 의해 순방향 임계전압, 장벽높이와 역방향 항복전압은 감소되었지만 이상인자와 포화전류는 증가되었다. 순방향과 역방향 바이어스 하에서 신뢰성 특성의 추출된 전기적 파라미터 값들은 측정온도(실온,$50^{\circ}C$, $75^{\circ}C$)에서 더 높은 온도에서 증가되었다. 긴직사각형 소자가 가장자리 부분의 터널링 효과에 의해 역방향 항복 특성에서 정사각형 소자보다 감소되었다.

• ETRI Journal
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• 제13권4호
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• pp.10-24
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• 1991

본 연구에서는 기상 성장법 (VPE : vapor phase epitaxy) 으로 성장된 $n^+(Si:2X10^18cm^-3)$/$n(Si:1x10^17cm^-3)$구조의 시편 위에 SiN 과 감광막 등 식각 선택비가 서로 다른 두 물질로 보호된 소스와 드레인 사이의 게이트 형성 영역을 건식식각과 습식식각방법으로 리세스 에칭을 하여 형성한 후, 게이트를 자기정렬하여 형성시킬 수 있는 이중 리세스공정 기술을 개발하였고, 이를 통하여 전력용 MESFET 소자를 제작하였다.게이트 형성부분의 wide recess 폭은 건식식각으로 SiN을 측면식각(lateral etch) 함으로써 조절하였는데, 이 방법을 사용하여 MESFET 소자의 임계전압을 조절할 수 있고, 동시에 소스-드레인 항복전압을 30V 까지 향상시킬 수 있었다. 소스-드레인 항복전압은 wide recess 폭이 증가함에 따라, 그리고 게이트 길이가 길어짐에 따라 증가하는 경향을 보여주었다. 이 방법으로 제작한 여러종류의 MESFET 중에서 게이트 길이가 $2\mum$이고 소스-게이트 간격이 $3 \mum$인 MESFET의 전기적 특성은 최대 트랜스컨덕턴스가 120 mS/mm, 게이트 전압이 0.8V 일 때 포화드레인전류가 170~190mA/mm로 나타났다. 제작된 MESFET이 ($NH_4$)$_2$$S_x$ 용액에 담금처리될때 , 공기중에 노출된 게이트-드레인 사이의 n-GaAs층의 표면이 유황으로 보호되어 공기노출에 의한 표면 재산화막의 형성이 억제되었기 때문으로 사료된다.

• 전기전자학회논문지
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• 제23권3호
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• pp.756-761
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• 2019

본 논문에서는 기존 4H-SiC SJ UMOSFET 구조의 p-pillar을 기존 UMOSFET의 shielding 영역 아래로 배치시키는 SC-SJ(Shielding Connected-Super Junction) UMOSFET 구조를 제안한다. 제안한 SC-SJ UMOSFET의 경우 p-pillar와 shielding 영역이 공존하여 산화막에서 전계에 의한 항복이 발생하지 않도록 하며, 이는 pillar의 도핑 농도 상승을 가능하게 한다. 결과적으로 온저항을 낮춤으로서 소자의 정적 특성을 개선한다. Sentaurus TCAD 시뮬레이션을 통해 기존 구조와 제안한 구조의 정적 특성을 비교, 분석하였다. 제안한 SC-SJ UMOSFET은 기존 구조에 비해 항복전압의 변화 없이 50% 감소된 온저항을 얻을 수 있다.

• 대한전자공학회논문지SD
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• 제48권12호
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• pp.8-14
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• 2011

본 논문에서는 이차원 소자 시뮬레이션을 활용하여 주어진 게이트-드레인 간격에서 AlGaN/GaN-on-Si HEMT (high electron mobility transistor) 의 고항복전압 구현을 위한 게이트 전계판의 최적화 구조를 제안하였다. 게이트 전계판 구조를 도입하여 게이트 모서리의 전계를 감소시켜 항복전압을 크게 증가시킬 수 있음을 확인 하였으며, 이때 전계판의 길이와 절연막의 두께에 따라 게이트 모서리와 전계판 끝단에서 전계분포의 변화를 분석하였다. 최적화를 위하여 시뮬레이션을 수행한 결과, 1 ${\mu}m$ 정도의 짧은 게이트 전계판으로도 효과적으로 게이트 모서리의 전계를 감소시킬 수 있으며 전계판의 길이가 너무 길어지면 전계판과 드레인 사이의 남은 길이가 일정 수준 이하로 감소되어 오히려 항복전압이 급격하게 감소함을 보였다. 전 계판의 길이가 1 ${\mu}m$ 일 때 최대 항복전압을 얻었으며, 게이트 전계판의 길이를 1 ${\mu}m$로 고정하고 $SiN_x$ 박막의 두께를 변화시켜본 결과 게이트 모서리와 전계판 끝단에서의 전계가 균형을 이루면서 항복전압을 최대로 할 수 있는 최적의 $SiN_x$ 박막 두께는 200~300 nm 인 것으로 나타났다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 1999년도 하계학술대회 논문집 D
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• pp.1671-1673
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• 1999

일반적으로 SOI 소자에 대한 연구는 film 두께. 채널길이 그리고 doping 농도에 따라 폭넓게 연구되어 왔다. 제안한 소스/드레인 비대칭 SOI 소자는 일반적인 LDD SOI 소자와 비교하여 항복전압은 거의 비슷한 반면. 전류 구동능력은 훨씬향상된 소자를 구현 시킬수 있었다. 비대칭 SOI 소자를 설계하기 위하여 최적화된 공정조건을 모의 실험용 TCAD Simulator (SILVACO)를 이용하여 검증하였다. 검증된 공정 변수를 이용하여 모의 실험을 해보았더니 항복전압과 전류 구동능력에서 좋은 특성을 나타내었다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.9-14
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• 2004

본 논문에서는 Si의 유효 이온화 계수를 온도 함수로 추출하였고, 이 유효 이온화 계수를 이용하여 Si $p^+n$ 접합에서의 항복 전압을 위한 해석적 표현식을 온도 함수로 유도하였다. 100K 300K 및 500K일 경우, 해석적 항복 전압 결과는 $10^{14}cm^{-3}{\~} 10^{17}cm^{-3}$의 농도 범위에서 실험 결과 및 시뮬레이션 결과와 비교하여 오차 범위 $3\%$ 이내로 잘 일치하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제52권2호
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• pp.67-73
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• 2003

The algorithm (or calculating the base-collector breakdown voltage of NPN BJT(Bipolar Junction Transistor) for integrated circuits is Proposed. The method for calculating the electric field using the solution of Poisson's equation is presented and the method for calculating the breakdown voltage using the integration of ionization coefficients is presented. The base-collector breakdown voltage of NPN BJT using 20V process obtained from the proposed method shows an averaged relative error of 8.0% compared with the measured data and the base-collector breakdown voltage of NPN BJT using 30V process shows an averaged relative error of 4.3% compared with the measured data

• 대한전기학회:학술대회논문집
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• 대한전기학회 2001년도 하계학술대회 논문집 C
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• pp.1424-1426
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• 2001

본 논문에서는 채널과 드리프트 영역을 트랜치 안쪽에 형성하여 소자 크기를 줄임으로서 항복전압을 감소시키지 않고 낮은 온 저항을 얻을 수 있는 새로운 수직방향 채널 LDMOS(Lateral Double Diffused MOSFET)를 제안한다. 기존의 LDMOS 구조와 비교 할 때 동일한 60V의 항복 전압에서 소자 크기가 4${\mu}m$로 줄어들었고 이에 따라 온 저항은 절반의 수준으로 (0.45 m${\Omega}cm^2$) 감소하였다. 또한 소자 크기의 감소로 인해 전력용 집적회로를 구성할 때 집적도가 두 배 가량 증가하게 된다.