• 정보처리학회논문지:컴퓨터 및 통신 시스템
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• 제8권11호
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• pp.271-276
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• 2019

LUT 기반의 S-Box를 사용하는 기존의 ARIA 알고리듬은 처리속도는 빠르지만 회로의 크기가 매우 커지게 되어 저면적이 요구되는 소형의 휴대용 기기에는 적용하기 어렵다. 본 논문에서는 하드웨어 면적의 감소를 위해 개선된 합성체 S-Box를 기반으로 한 최적의 ARIA 암호프로세서 설계를 제안한다. ARIA 알고리듬에서의 키 스케쥴링 과정에서 확산 및 치환 계층에서 반복적으로 사용한다. 여기에서는 또한, 키 스케쥴링 과정에서의 사용 면적을 최소화하는 방안으로 치환과 확산 계층에서 하드웨어 자원의 공유 방법을 제안한다. 설계된 ARIA 암호프로세서는 Verilog-HDL을 이용하여 회로를 기술하였고, Xilinx XC3S1500을 타겟으로 하여 논리 합성을 수행하였다. 설계된 시스템의 기능 검증을 위해 Mentor사의 Modelsim 10.4a 툴을 이용하여 논리 및 타이밍 시뮬레이션을 수행하였다.

• 한국인터넷방송통신학회논문지
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• 제20권4호
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• pp.1-6
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• 2020

본 논문에서는 효율적인 AES 암호화를 위한 곱셈역원 연산기인 S-Box 설계를 제안한다. 제안한 방법은 먼저, 합성체 기반의 개선된 S-Box 모듈을 설계하고, 다단 파이프라인(multi-stage pipeline) 구조의 S-Box의 성능을 평가한다. 제안하는 S-Box 모듈에서의 곱셈역원 연산은 조합 논리로 구성되기 때문에 하드웨어 부담이 감소되고 처리 속도가 개선된다. 논리합성을 통하여 3-단 파이프라인 구조의 S-Box 의 경우, 기존 방법과의 연산속도 비교에서 약 28% 정도 개선됨을 보인다. 본 논문에서 제안한 개선된 S-Box는 Verilog-HDL을 사용하여 혼합 레벨에서 모델링을 행하였으며, Xilinx ISE 14.7툴을 사용하여 Spartan 3s1500l FPGA 상에서 합성을 수행하였다. 그리고 타이밍 시뮬레이션(ModelSim PE 10.3 사용)을 통하여 설계된 S-Box가 정상적으로 동작함을 확인하였다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.67-74
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• 2008

다양한 하드웨어 공유 및 최적화 방법을 적용하여 저면적/고성능 AES(Advanced Encryption Standard) 암호/복호 프로세서를 설계하였다. 라운드 변환블록 내부에 암호연산과 복호연산 회로의 공유 및 재사용과 함께 라운드 변환블록과 키 스케줄러의 S-Box 공유 등을 통해 회로 복잡도가 최소화되도록 하였으며, 이를 통해 S-Box의 면적을 약 25% 감소시켰다. 또한, AES 프로세서에서 가장 큰 면적을 차지하는 S-Box를 합성체 $GF(((2^2)^2)^2)$ 연산을 적용하여 구현함으로써 $GF(2^8)$ 또는 $GF((2^4)^2)$ 기반의 설계에 비해 S-Box의 면적이 더욱 감소되도록 하였다. 64-비트 데이터패스의 라운드 변환블록과 라운드 키 생성기의 동작을 최적화시켜 라운드 연산이 3 클록주기에 처리되도록 하였으며, 128비트 데이터 블록의 암호화가 31 클록주기에 처리되도록 하였다. 설계된 AES 암호/복호 프로세서는 약 15,870 게이트로 구현되었으며, 100 MHz 클록으로 동작하여 412.9 Mbps의 성능이 예상된다.

• 한국인터넷방송통신학회논문지
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• 제22권1호
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• pp.1-6
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• 2022

본 논문에는 저전력 AES(Advanced Encryption Standard) 암호시스템을 구현하기 위한 합성체 기반의 경량 S-Box 구조 설계를 제안한다. 제안한 방법에서는 GF(((2²)²)²) 상에서 사용면적 및 처리속도의 개선을 위해서 x², λ, 그리고 GF((2²)²) 등 3개의 모듈을 1개의 모듈로 통합한 단순 구조로 설계한다. 설계된 AES S-Box는 Verilog-HDL를 기반으로 하여 구조적 모델링을 하였으며, Xilinx ISE 14.7툴 상에서 Spartan 3s1500l FPGA 소자를 타켓으로 하여 논리합성을 수행하였다. 논리적인 동작을 검증을 위한 시뮬레이션은 Modelsim 10.3 툴을 이용하였으며, 시뮬레이션 결과를 통하여 설계된 S-Box가 정확히 동작함을 확인하였다.

• 한국인터넷방송통신학회논문지
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• 제21권1호
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• pp.1-6
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• 2021

본 논문은 하드웨어 자원이 제한되는 사물인터넷 시스템의 보안을 위하여 AES 기반의 효율적인 암호화칩 설계를 제안한다. ROM 기반의 S-Box는 메모리를 액세스하는데 많은 메모리 공간이 필요함과 동시에 지연문제가 발생하게 된다. 제안한 방법에서는 저면적/고성능의 암호화 칩 설계를 위해 합성체 기반의 고속 S-Box를 설계하여 보다 빠른 연산결과를 얻도록 한다. 또한, 각 라운드 변환과정 및 키 스케쥴링 과정에서 사용되는 S-Box를 공유하도록 설계하여 보다 높은 처리율 및 적은 지연을 갖도록 한다. 설계된 AES 암호프로세서는 Verilog-HDL를 사용하여 회로동작을 기술하였으며, Xilinx ISE 14.7 툴을 이용하여 논리 합성을 수행하였다. 또한, 설계 검증은 Modelsim 10.3 툴을 이용하였으며, Xilinx XC6VLX75T FPGA 소자를 사용하여 하드웨어 동작을 검증하였다.

• 한국인터넷방송통신학회논문지
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• 제21권2호
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• pp.1-6
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• 2021

본 논문에서는 C# 언어를 이용하여 CCTV 영상보안 시스템의 효율적인 구현을 제안한다. 제안한 방법에서는 AES 알고리듬의 각 라운드 과정에서 요구되는 지연시간의 최소화를 위한 합성체 기반의 S-Box를 설계하고, 이를 기반으로 한 영상보안 시스템을 GF(((22)2)2) 상에서 구현한다. 또한, 메모리 공간의 최소화를 위해서 각 라운드 변환 및 키 스케쥴링 과정에서 필요한 S-Box를 공동으로 사용하도록 설계한다. 성능평가를 통하여 기존의 방법 보다 제안한 방법이 보다 효율적임을 확인하였다. 제안한 CCTV 영상보안 시스템은 Visual Studio 2010을 사용하여 C# 언어로 구현하였다.

• 한국정보통신학회논문지
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• 제12권11호
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• pp.2031-2038
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• 2008

무선 USB 시스템의 호스트-디바이스 간에 4-way handshake 상호 인증을 위한 PRF(Pseudo Random Function)-256, PRF-64 및 데이터 암/복호 기능을 수행하는 저면적 고속 인증/보안 프로세서 (WUSB_Sec) IP를 설계하였다. PRF-256과 PRF-64는 CCM(Counter mode with CBC-MAC) 연산을 기반으로 구현되며, CCM은 AES(Advanced Encryption Standard) 암호 코어 2개를 사용하여 CBC 모드와 CTR 모드가 병렬로 처리되도록 설계되었다. WUSB_Sec 프로세서의 핵심 블록인 AES 암호 코어는 합성체 GF$(((2^2)^2)^2)$ 연산 기반의 S-Box로 설계되었으며, SubByte 블록과 키 스케줄러가 S-Box를 공유하도록 설계하여 약 10%의 면적을 감소시켰다. 설계된 WUSB_Sec IP는 약 25,000 게이트로 구현되었으며, 120MHz에 서 동작하여 480Mbps의 성능을 갖는다.

• KSBB Journal
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• 제10권5호
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• pp.499-509
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• 1995

PU.1은 6개의 특이적인 purine-rich 염기서열 (5' -GAGGAA-3 )로 구성된 PU box에 결합하는 transcription activator이다. 이 PUol은 macro phage와 B-cell에서만 발현되어 이들 세포를 활성 화시키므로, 포유통물의 연역계를 연구하는 데 중요 한 위치를 차지하고 있다. Full length PUol cDNA 는 open reading frame 816개의 DNA 염기로 구성 되어 있으므로, 아미노산 2727~의 합성을 지령한다. PUol의 활성화는 이를 구성하고 있는 polypeptide 중 세린 잔기가 인산화되어 전사인자로서 작용한다 고 추측된다. PU.1은 22개의 세린을 함유하고 있으 며, 정확한 인산화 위치 빛 수량은 알 수 없으나, casein kinase II 에 의하여 인산화된다고 추측되는 제41,45,132'133,148번째 아미노산 세린들이 제1 차 target sites이다. 본 연구에서는 이상의 제41, 45, 132,133, 148번 아미노산 세린 codon(AGC, AGC, AGC.TCA, TCT)이 알라닌 codon(GCC, GCC, GCC.GCA, G GCT)으로 치환된 4가지의 점돌연변이체 클론 (pKKS41A, pRKS45A, pMKS132$.$133A, pMKS­1 148A)을 다음과 같이 제조하였다. Wild type PUol cDNA(template)를 해당되는 mutant DNA primers로 증폭(PCRjSOE)하여 mutant cDNA 단편을 얻었다. 이를 Hind III와 Xba I 으로 절단된 pBlu­e escript KS +에 접합시킨 후, 대장균(E. coli XLI ~ Blue)에 형질전환시켰다. 이 점돌연변이체들은 인산화 부위 및 수량은 물론 PU.1의 구조 및 기능 (Structure and Function) 연구에 기여할 것이다.

• 대한토목학회논문집
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• 제30권5A호
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• pp.407-415
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• 2010

현재 국내에서 설계되고 있는 40~70 m 지간의 강도로교 90% 이상이 박스거더교 형식이며 박스거더교는 휨 강성과 비틀림 강성이 뛰어나 장경간이나 곡선을 갖는 교량 형식으로 적합할 뿐만 아니라 가설현장에서의 작업을 최소화 할 수 있어 현장 안전관리 면에서도 유리한 구조형식이다. 그러나 박스거더는 상하 플랜지와 복부판이 수직, 수평보강재로 보강되는 구조로 부재량과 용접량이 많이 소요되어 비경제적인 교량 형식으로 많이 지적되어 왔다. 따라서, 미국이나 일본에서는 상대적으로 부부재를 줄일 수 있는 보다 경제적인 플레이트거더교가 일반적으로 적용되고 있다. 이러한 플레이트거더교의 한 형식인 소수주거더교는 강합성교량의 합리화를 위해 많이 채용되는 형식으로, 주거더 간격을 종래의 3 m 정도에서 2배 정도인 6 m 이상으로 증가하여 주거더의 개수를 최소화시키는 경제적인 교량형식이다. 또한, 거더 단면의 단순화를 위하여 거더의 복부판에 부착되는 수평보강재와 수직보강재를 최대한 생략할 수 있다. 2주거더교는 소수주거더교의 대표적인 형식으로, 유효폭 10 m 전후의 교량에 적합하여 프랑스를 중심으로 유럽에서는 1960년대부터 본격적으로 개발되어왔다. 국내에서는 소수주거더교 적용시 안전율 확보를 위해 유럽이나 일본 등에 비해 많은 강재량을 사용하고 있으며, 설계자들의 친밀도 부족과 박스거더교에 비해 복잡한 설계 등과 같은 여러가지 실무적용 차원에서 적용이 제한되고 있는 실정이다. 이 연구에서는 합리화 강교량 형식인 소수주거더교의 제작방법을 개선하고 구속콘크리트를 활용하여 강교량에서 공사비와 직결되는 강중을 줄일 수 있는 신형식 강합성거더(Turn Over Composite Girder) 구조형식을 제안하고자 한다. 또한 실물 크기인 20 m 단면회전방법을 적용한 강합성 거더시험체 및 교량시험체를 제작하여 제작성을 평가하고 구조성능 실험을 하여 구조안전성을 평가하였다.

• 대한화학회지
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• 제59권5호
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• pp.397-406
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• 2015

II-VI 족 무기 화합물 반도체인 ZnO는 폭 넓은 응용분야 때문에 많은 관심을 받고 있다. ZnO는 넓은 밴드갭(3.37 eV)과 큰 excitation binding energy(60 meV)를 가지고 있고 광학특성, 반도체, 압전특성, 자성, 항균성, 광촉매 등 여러 분야에 응용 가능한 물질로 알려져 있다. 특히 광촉매 분야에 적용할 때 재수득의 문제를 위해 자성을 갖는 물질과 core-shell 구조를 이루는 연구가 활발히 진행 되고 있다. 본 연구에서, magnetic core-shell ZnFe₂O₄@ZnO@SiO₂ nanoparticles(NPs)는 3단계 과정을 통해 성공적으로 합성하였다. 합성된 물질들의 구조적 특성을 확인하기 위해 X-ray diffraction(XRD), Scanning electron microscopy (SEM), Fourier transform infrared spectroscopy(FT-IR)을 사용하였다. ZnFe₂O₄ spinel 구조와 ZnO wurtzite 구조는 XRD를 사용하여 확인되었고, 전구체의 농도별 분석을 통해 ZnO 생성 비율을 확인 하였다. 합성된 물질들은SEM을 통하여 표면의 변화를 확인하였다. SiO₂층의 형성과 ZnFe₂O₄@ZnO@SiO₂ NPs의 합성은 FT-IR을 통해 Fe-O, Zn-O 및 Si-O-Si 결합을 확인하였다. 합성된 물질들의 자기적 성질은 Vibrating sample magnetometer(VSM)을 사용 하여 분석하였다. ZnO층과 SiO₂ 층의 형성의 결과는 자성의 증가와 감소로 확인하였다. 합성된 ZnFe₂O₄@ZnO@SiO₂ NPs의 광촉매 효과는 오염물질 대신 methylene blue(MB)를 사용하여 UV 조사 하에 암실에서 실험하였다.