• 한국산업정보학회논문지
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• 제19권6호
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• pp.33-41
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• 2014

본 논문에서는 QCA(quantum-dot cellular automata) 클록킹(clocking) 방식의 D 플립 플롭의 구조를 제안하고, 이를 이용하여 프로그램 가능한 양자점 셀(programmable quantum-dot cell: QPCA) 구조를 설계한다. 기존의 QCA 상에서 제안된 D 플립플롭은 클록 펄스의 신호로 동작을 수행하기 때문에 이에 대한 입력 값을 임의로 설정해야 하고, QCA 클록킹과 중복되어 사용하기 때문에 낭비되는 출력 값들이 존재했다. 이러한 단점을 개선하기 위해서 이진 배선과 클록킹 기법을 이용하여 새로운 형태의 D 플립플롭을 제안하고, 이를 이용하여 QPCA 구조를 설계한다. 이 구조는 입력을 제어하는 배선 제어 회로, 규칙 제어 회로, D 플립플롭, 그리고 XOR 논리 게이트로 구성된다. 설계된 QPCA 구조는 QCADesigner를 이용하여 시뮬레이션을 수행하고, 그 결과를 기존의 D 플립플롭을 이용하여 설계한 것과 비교 분석하여 효율성을 확인한다.

• 대한전자공학회논문지SD
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• 제42권8호
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• pp.35-42
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• 2005

본 논문에서는 전력소모 감소 및 강건성 (robustness) 향상을 위한 새로운 구조의 플립-플롭을 제안한다. 가변 샘플링 윈도우 플립-플롭(Variable sampling window flip-flop, VSWFF)은 입력 데이터에 따라 샘플링 윈도우의 폭을 변화시켜 강인한 데이터-래치 동작을 제공할 뿐 아니라 더욱 짧은 hold time을 갖는다. 또한, 이 플립-플롭은 입력 스위칭 행위(input switching activity)가 큰 경우에 기존의 저전력 플립-플롭보다 내부 전력소모를 감소시킬 수 있다. 클럭 진폭 감쇄형 가변 샘플링 윈도우 플립-플롭(Clock swing-reduced variable sampling window flip-flop, CSR-VSWFF)은 작은 스윙 폭의 클럭을 사용함으로써 클럭분배망(clock distribution network)의 전력소모를 감소시킬 수 있다. 기존의 클럭 진폭 감쇄형 플립-플롭(Reduced clock swing flip-flop, RCSFF)과 달리, 제안된 플립-플롭은 공급전압만으로 동작하므로 고전압의 발생 및 분배로 인한 설계 상의 비용증가를 제거한다. 시뮬레이션 결과, 기존의 플립-플롭과 비교하여 더욱 좁은 샘플링 윈도우에서도 불변의 지연값(latency) 을 유지하고 전력-지연 곱(power-delay product, PDP)이 개선됨을 확인하였다. 제안된 플립-플롭의 성능을 평가하기 위하여 $0.3\mu m$ CMOS 공정기술을 이용하여 테스트 칩을 설계하였으며, 실험 결과, VSWFF는 입력 스위칭 행위가 최대일 때 전력소모가 감소하며 CSR-YSWFF를 이용하여 설계된 동기 카운터는 부가 고전압의 사용 없이 전력소모가 감소됨을 확인하였다.

• 전자공학회논문지 IE
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• 제44권2호
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• pp.14-20
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• 2007

본 논문에서는 개선된 성능을 갖는 4치 D-플립플롭을 제안하였다. 제안된 4치 D 플립플롭은 뉴런모스를 기반으로 바이어스 인버터, 온도계 코드 출력회로, EX-OR 게이트, 전달 게이트를 이용하여 4치 항등 논리회로(Identity logic circuit)를 구성하고, 이를 2진의 RS 래치 회로와 결합하여 설계하였다. 설계된 회로들은 3.3V 단일 공급 전원에서 $0.35{\mu}m$ 1-poly 6-metal COMS 공정 파라미터 표준조건에서 HSPICE를 사용하여 모의실험 하였다. 모의실험 결과, 본 논문에서 제안된 4치 D 플립플롭은 100MHz 전후까지의 빠른 동작속도로 측정되었으며 PDP(Power dissipation-delay time product)와 FOM(Figure of merit)은 각각 59.3pJ과 33.7로 평가되어졌다.

• 전자공학회논문지SC
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• 제39권4호
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• pp.43-53
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• 2002

본 논문에서는 전하 공유와 글리치 문제를 최소화한 새로운 동적 D-플립플롭을 제안하고, 이를 이용하여 128/129 분주 프리스케일러(prescaler)를 설계한다. 전하 공유 문제와 글리치 문제를 최소화함으로써 회로 동작의 신뢰도를 향상시켰으며 스위칭 트랜지스터의 공유로 전류 path를 줄여 저전력 특성을 얻을 수 있다. 또한 제안된 동적 D-플립플롭은 안정된 edge-trigger 동작을 보장하도록 설계되었다. 제안된 플립플롭의 성능 평가를 위해 $0.6{\mu}m$ CMOS 공정을 이용하여 128/129 분주 프리스케일러를 구성하였다. 5V 공급전압에서 최대 1.97GHz의 주파수까지 동작함을 확인하였으며 이때의 전류 소모는 7.453mA였다.

• 한국정보통신학회논문지
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• 제23권7호
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• pp.816-821
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• 2019

듀얼에지 T 플립플롭을 사용하여 카운터 타입의 시간-디지털 변환기를 설계하였다. 시간-디지털 변환기는 공급 전압 1.5volts에서 $0.18{\mu}mCMOS$ 공정으로 설계하였다. 일반적인 시간-디지털 변환기에서 클록의 주기가 T일 때, 입력신호와 클록의 비동기로 인하여 클록의 주기에 해당하는 변환 에러가 발생한다. 그러나 본 논문에서 제안한 시간-디지털 변환기의 클록은 입력신호인 시작신호와 동기화되어 생성된다. 그 결과 시작신호와 클록의 비동기로 인해 발생할 수 있는 변환 에러는 발생하지 않는다. 그리고 카운터를 구성하는 플립플롭은 분해능 향상을 위해 클록의 상승에지와 하강에지에서 동작하는 듀얼에지 플립플롭으로 구성하였다.

• 문화기술의 융합
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• 제7권1호
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• pp.558-563
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• 2021

양자점 셀룰라 오토마타(Quantum-Dot Cellular Automata)는 기존의 CMOS 회로의 물리적 크기 한계를 극복하여 효율적인 회로 설계가 가능할 뿐만 아니라 에너지 효율이 우수한 특징 때문에 많은 연구 단체에서 주목받고 있는 차세대 나노 회로 설계기술이다. 본 논문에서는 QCA를 이용하여 기존 디지털 회로 중 하나인 T 플립플롭 회로를 제안한다. 기존에 제안되었던 T 플립플롭들은 다수결게이트를 기반으로 설계되었기 때문에 회로가 복잡하며 지연시간이 길다. 따라서 다수결게이트를 최소화시키며, 셀 간 상호작용을 이용한 XOR 게이트 기반의 T 플립플롭을 설계함으로써 회로의 복잡도를 줄이고, 지연시간을 최소화한다. 제안하는 회로는 QCADesigner를 사용하여 시뮬레이션을 진행하며, 기존에 제안된 회로들과 성능을 비교 및 분석한다.

• 한국소프트웨어감정평가학회 논문지
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• 제15권1호
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• pp.103-107
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• 2019

최근 저전력 고속 디지털 데이터 통신을 구현 하기위해 많은 기술들이 개발되고 있는 추세이며 듀티사이클 보정에 관련된 기술도 그중 하나이다. 본 논문에서는 전압제어 링 발전기용 저-면적 듀티사이클 보정 회로를 제안하였다. 듀티사이클 보정 회로는 전압제어 링 발진기의 180도 위상차이를 이용하여 듀티사이클을 보정하는 회로이며, 제안된 저-면적 듀티사이클 회로는 기존의 플립플롭을 TSPC(True Single Phase Clocking) 플립플롭으로 변경하여 회로를 구성하였고 이로 인하여 저-면적 고성능 회로를 구현하였다. 일반적인 플립플롭을 대신하여 TSPC플립플롭을 사용하여 기존 회로 대비 저-면적으로 회로 구현이 가능하며 고속 동작에 용이하여 저-전력용 고성능 회로에 활용될 것으로 기대된다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.1-9
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• 2006

System-On-Chip(SoC) 설계에서 글로벌 와이어는 성능에 큰 영향을 끼친다. 이 때문에 플림플롭이나 래치를 사용한 와이어 파이프라이닝이 필요하게 되었다. 래치는 플립플롭에 비해 타이밍 제약이 유연하므로 래치 파이프라이닝이 플립플롭에 비해 클락 주기를 더 작게 할 수 있다. 리타이밍은 회로의 메모리 요소를 이동시켜 최적화된 클락 주기를 얻는 방법이다. SoC 리타이밍은 기존의 게이트 레벨 리타이밍과 달리 SoC 회로를 대상으로 한다. 본 논문에서는 기존의 플립플롭을 사용한 SoC 리타이밍 방법을 래치를 사용한 경우에도 적용할 수 있게 확장 시켰다. 본 논문에서는 래치를 사용한 SoC 리타이밍 문제를 해결하기 위해 MILP로 식을 세우고, 이를 고정점 계산을 통해 효과적으로 해결 하였다. 실험 결과 본 논문의 방법을 적용할 경우 플립플롭 SoC 리타이밍에 비해 평균적으로 클락 주기를 10% 감소시킬 수 있었다.

• 전기전자학회논문지
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• 제9권2호
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• pp.152-160
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• 2005

프리스케일러는 PLL을 이용한 주파수합성기의 동작속도를 좌우하는 중요한 구성블록으로써, 고속 동작 특성과 저전력 소모 특성을 동시에 만족해야 한다. 따라서 프리스케일러에 사용되는 D-플립플롭의 설계가 중요하다. 기존의 TSPC D-플립플롭은 출력단의 글리치나 비대칭적인 전파지연시간, 클럭의 프리차지구간에서 내부노드의 불필요한 충 방전으로 인해 소비전력이 증가하는 단점이 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 제안하였다. 제안한 플립플롭은 방전억제방식을 사용하여 글리치를 최소화하였고, 대칭적 전파지연시간을 만들어줌으로써 속도를 향상시켰으며, 불필요한 방전을 제거하여 저전력 특성을 얻을 수 있었다. 제안된 플립플롭의 성능평가를 위해 $0.18{\mu}m$ CMOS 공정변수를 이용하여 128/129 분주 프리스케일러를 구성한 결과 최대 5GHz까지 동작 하였으며, 이는 같은 조건에서 4.5GHz까지 동작하는 기존의 회로에 비해 향상된 결과이다. 또한 4GHz에서 전력소모가 0.394mW로 기존구조에 비해 약 34%의 전력소모를 줄일 수 있다.

• 대한전자공학회논문지SD
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• 제48권8호
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• pp.10-17
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• 2011

휴대용 전자 기기 수요가 증가하면서 저전력 회로에 대한 관심이 커지고 있다. 이와 더불어 프로세서 데이터 패스의 폭이 넓어지고, 파이프라인의 단계가 많아짐에 따라, 사용되는 플립플롭의 수가 증가하였다. 그로 인해 플립플롭의 전력 소모 및 성능이 전체 시스템에 미치는 영향이 커졌다. 또한, 반도체 공정 스케일이 점점 줄면서, 공급 전압과 문턱 전압이 감소되었고 이로 인해 노이즈가 회로에 미치는 영향이 커지고 있다. 본 논문에서는 노이즈 면역을 향상시키면서도 저전력 시스템에 사용할 수 있는 플립플롭을 제안하고자 한다. 제안한 회로는 1.2V에서 동작하는 65nm CMOS 공정으로 구현하였다.