• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 전력전자학회논문지
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• 제13권4호
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• pp.257-262
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• 2008

본 논문에서는 임계 인덕터 전류모드로 동작하는 다상 교호 승압컨버터의 평균 상태방정식을 유도하고, 정상상태 해석 및 소 신호 제어특성을 고찰한다. 또한, 유도된 수식 이론을 근거로, 800W급 2상 교호 승압컨버터를 제작하고, 60인치용 PDP 파워모듈의 PFC 블록에 적용함으로서, 제안된 방식의 실효성을 검증한다.

• 한국컴퓨터정보학회논문지
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• 제29권6호
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• pp.143-151
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• 2024

본 논문은 부스트 PFC (Power Factor Correction) 컨버터의 경부하시, 컨버터의 인덕터 전류 왜곡을 수학적으로 분석하고 원인을 정의한다. 경부하시 평균 전류 모드제어에서 인덕터 전류가 불연속적으로 도통하게 되어 부정확한 인덕터 전류 평균값이 전류 제어에 반영된다. 예측 전류 모드제어에서는 인덕터 전류에 비해 전류 리플이 상대적으로 커져 전류 왜곡이 심해진다. 또한 모델 예측 전류제어의 경우 인덕터 전류의 첨두치 부근에서 스위치가 OFF된다. 인덕터 전류 왜곡은 total harmonic distortion 증가와 역률 감소를 유발하기 때문에 반드시 해결되어야 한다. 본 논문은 수학적 분석을 기반으로 부스트 PFC 컨버터의 경부하시 전류 왜곡을 완화할 수 있는 설계 절차를 선정한다. 마지막으로 hardware-in-the-loop simulation을 사용하여 경부하시 제어 방법들을 비교분석했다.

• 전력전자학회논문지
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• 제5권1호
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• pp.26-33
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• 2000

본 논문에서는 PWM ac-dc 컨버터의 출력직류전압 안정화를 위한 새로운 방식의 입력전류 제어기법에 대해 기술하였다. 제안한 방식의 전류제어 기법은 히스테리시스 전류제어기가 갖는 장점을 모드 갖고 있을 뿐 아니라 스위칭 손실도 최소화되는 특성을 갖는다. 기존의 히스테리시스 전류제어기와 다른 점은 PWM 컨버터 각 상 입력전류의 반주기 내에 1/3구간에서는 컨버터의 스위칭 소자가 PWM에 의한 스위칭이 이루어지지 않는다는 것이다. 더군다나 입력전류의 피크값 근처에서 스위칭이 발생하지 않으므로 한 주기 평균 스위칭 손실을 최소로 할 수 있다는 것이 특징이다. 이러한 동작 원리에 대한 설명과 제안한 방식의 특성을 해석하였으며 실험을 통하여 그 효용성을 입증하였다.

• 한국전자통신학회논문지
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• 제14권6호
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• pp.1145-1152
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• 2019

본 논문에서는 디지털 회로와 저소비전력 및 고속연산의 장점을 가진 아날로그 회로를 혼용하기 위하여, 저전력 전류모드 12비트 ADC(: Analog to Digital Converter)를 제안하였다. 제안하는 12비트 ADC는 4비트 ADC의 cascade 구조를 사용하여 소비전력을 줄일 수 있었으며, 변환 current mirror 회로를 사용해 칩면적을 줄일 수 있었다. 제안된 ADC는 매그나칩/SK하이닉스 350nm 공정으로 구현하였고, Cadence MMSIM을 사용하여 post-layout simulation를 진행하였다. 전원전압 3.3V에서 동작하고, 면적은 318㎛ x 514㎛를 차지하였다. 또한 제안하는 ADC는 평균 소비전력 3.4mW의 저소비전력으로 동작하는 가능성을 나타내었다.

• 조명전기설비학회논문지
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• 제12권3호
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• pp.67-73
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• 1998

본 연구에서는 기존의 정류회로가 포함하고 있는 고조파 발생과 역률저하문제를 개선하기 위한 방안으로 BPFC(Boost Power Factor Collection)방식을 사용하였다. 이 BPFC는 고역률올 구현하기 위해 가장 널리 쓰이는 방식중의 하나로서 입력전압과 거의 동둥한 지속적인 인덕터 전류를 정현파에 가까운 형태로 제어할 수 있다는 장점을 가지고 있다. 또한 BPFC는 제어방식에 의해 크게 달라질 수 었다. 본 논문에서는 순간모드선택 피크 전류제어방식과 PWM 평균전류 재어방식을 이용한 고역률 저고조파를 갖는 정류회로를 구성하여 각각에 대하여 비교분석하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.910-911
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• 2008

본 논문에서는 새로운 형태의 삼상 절연형 부스트 컨버터를 제안한다. 이 컨버터는 삼상구조의 특성에 의하여 큰 전력을 취급할 수 있고 전류 연속모드 작동에 의한 실효 전류 값이 작아져 전체적인 도통손실이 줄어든다. 또한, 각 입력 부스트 인덕터의 인터리브 동작으로 입력전류 리플이 작아짐과 더불어 실효 동작주파수가 증가함에 따라 필터부품의 크기도 줄어든다. 이러한 장점들은 연료전지의 전력변환기로서의 적용에 적합하다. 각 부스트 컨버터의 출력은 삼상 변압기를 통하여 합쳐지고 이 변압기를 통하여 입출력간 절연과 승압이 이루어진다. 전체 효율은 평균 96 %이며, 이는 도통손실의 감소와 능동클램프의 적용에 의한 스위칭 손실 감소의 결과로 판단된다. 제안된 컨버터와 삼상 PWM 스위칭 방식을 구간별로 해석하였고 시뮬레이션 하였다. 또한, 500 W 급 하드웨어로 구현 및 실험을 통하여 설계를 검증하고 그 결과를 분석을 하였다.

• 대한기계학회논문집B
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• 제40권8호
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• pp.485-494
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• 2016

본 연구는 TMED 방식 병렬형 하이브리드 차량을 이용하여 회생제동 회수율 및 연비 특성 실험에 대한 것이다. 회생제동 기술은 하이브리드 차량의 에너지 효율 향상을 위해 필수적인 기술로 판단되어 연구를 수행하였다. 따라서 병렬형 하이브리드 차량과 Eddy Current 방식의 차대동력계를 통해 IM240 모드 실험 시 초기 SOC 상태, 주행 모드 특성, 운전자의 운전특성에 따른 연비 특성을 회생 제동 측면에서 전류 특성 및 전류수지에 대한 비교 분석을 수행하였다. 본 연구결과, 초기 SOC 상태가 낮을수록 하이브리드 차량의 엔진 작동 시간이 증가 하고 에너지 효율이 낮아지는 것을 알 수 있었다. 또한 주행 모드 특성, 운전자의 운전 특성에 따른 연비 특성 실험 결과 평균 연비 차이는 크게 나지 않았지만, 최종 SOC 상태에 따라서 모드 종료 후 엔진 작동 유무의 차이가 있음을 알 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2011년도 전력전자학술대회
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• pp.457-458
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• 2011

본 논문에서는 2KW급 LLC 컨버터를 적용한 전원장치의 병렬운전 및 Load Sharing 기법을 제안한다. 각 모듈의 제어기로는 TI사의 TMS320F28035를 사용하였으며 모듈 각각의 독립적인 전압제어를 담당한다. 그리고 Load Share 모드에서는 CAN통신을 사용하여 각 전원장치의 전류제어 및 전압제어를 수행한다. 각 모듈에 전체전류의 1/N의 균일한 전류를 흐르게 하여 각 모듈에 임피던스 불균형으로 인한 스트레스를 줄일 수 있다. 기존방식은 마스터(Master) 모듈의 지령치에 따라 슬레이브(Slave)모듈에서 부한 분담을 수행하는 반면, 제안된 Load Share 알고리즘은 멀티 마스터(Multi-Master: MM) 방식으로써 각 모듈의 평균전류를 레퍼런스로 갖는 구조로 정확한 부하분담을 수행한다.

• 전자공학회논문지
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• 제50권12호
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• pp.40-48
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• 2013

본 논문에서는 0.18um CMOS(1P6M) 공정을 이용하여 무인차량용 단거리 라이다 시스템을 위한 멀티채널 트랜스임피던스 증폭기(TIA) 어레이 회로를 구현하였다. 트랜스임피던스 증폭기 어레이 구조는 전압모드 $4{\times}4$ 채널 Inverter TIA 어레이와 전류모드 $4{\times}4$ 채널 Common-Gate(CG) TIA 어레이 두 가지를 설계했으며, 전체적으로 $4{\times}8$의 32-채널을 갖도록 설계하였다. 먼저, Inverter TIA는 피드백 저항을 가진 Inverter 입력구조와 CML 출력버퍼단으로 구성되어 있으며, 저잡음 및 저전력 특성뿐 아니라, virtual ground를 갖도록 설계함으로써 DC 전류조절이 가능하여 이득과 출력 임피던스 컨트롤이 가능하도록 하였다. 또한, CG-TIA는 on-chip bandgap reference로부터 bias 전압을 이용하고, 소스팔로워 출력버퍼를 사용하여 고주파수 이득을 높였으며, 기본적인 구조 상 CG-TIA는 채널당 칩 면적이 Inverter TIA에 비해 1.26배 작게 설계되었다. 포스트 레이아웃 시뮬레이션 결과, 제안한 Inverter TIA 어레이는 각 채널당 57.5-dB${\Omega}$ 트랜스임피던스 이득, 340-MHz 대역폭, 3.7-pA/sqrt(Hz) 평균 잡음전류 스펙트럼 밀도, 및 2.84-mW (16채널 45.4-mW) 전력소모를 가졌다. CG-TIA 어레이는 채널당 54.5-dB${\Omega}$ 트랜스임피던스 이득, 360-MHz 대역폭, 9.17-pA/sqrt(Hz) 평균 잡음전류 스펙트럼 밀도, 4.24-mW (16채널 67.8-mW) 전력소모를 가졌다. 단, 펄스 시뮬레이션 결과, CG-TIA 어레이가 200-500-Mb/s 동작속도에서 훨씬 깨끗하게 구분 가능한 출력펄스를 보였다.