• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.839-842
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• 2003

본 논문에서는 MPEG-4 디블록킹 필터를 매크로블록 단위의 효율적인 파이프라인 구조를 사용하여 구현하였다. MPEG-4 QCIF/CIF 영상 시퀀스의 디블록킹 필터링 효과를 보일것이며, 디블록킹 필터링의 많은 계산량을 줄임과 동시에 낮은 클록에서 실시간 처리할 수 있는 구조를 제안하였다. 대부분 블록기반의 비디오 코딩 시스템에서, 블록 에지 효과는 블록기반 영상 압축에 치명적인 화질 저하를 나타낸다. 특히 압축 비율이 커질수록 화질 저하는 뚜렷하다. 그래서, 영상 후처리 기술로서 디블록킹 필터를 사용하여 블록 에지 영향을 줄임으로써 영상 화질을 향상시킨다. 그러나 디블록킹 필터의 주요 단점은 많은 계산량을 요구하고 있어서 구현에 어려움이 있다. 이 문제를 해결하기 위해, MPEG-4 디블록킹 필터를 매크로 블록단위의 파이프라인 구조로 설계하였고, 실시간으로 동작하는 MPEG-4 SP@L2의 비디오 코덱 칩을 구현하였다.

• 한국통신학회논문지
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• 제19권12호
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• pp.2409-2417
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• 1994

직교 이중회전 디지털 격차 필터는 고밀도 집적회로 실현에 아주 적합한 성질들을 가지고 있다. 예를 들면, 바로 옆의 프로세서들과만 연결되는 점, 규칙적인 구조를 갖는 점, 그리고 파이프라인화 할 수 있다는 점 등이다. 또한 이 필터들은 유한 워드 길이로 실현했을 때 좋은 수치적 성질을 갖는다는 것이 잘 알려져 있다. 비록 이 필터들은 '컬셋 분리 절차'를 이용하여 파이프라인화 될 수 있지만 이렇게 파이프라인화 된 필터는 귀환회로의 계산 시간에 의해 이 필터의 최대 데이터 처리속도가 제한된다는 단점이 있다. 본 논문에서는 귀환회로에 제한 받지 않고 원하는 만큼 데이타 속도를 높이거나 저파워 실현을 위한 직교 이중회선 디지탈 격차 필터의 새로운 파이프라인 방법을 제안하였다. 이 방법은 Schur 알고리즘, 필터 합성시 특정한 제약을 주는 필터 합성 방법, 그리고 다중 페이스 분해 방법에 근거하고 있다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2011년도 추계학술대회
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• pp.113-116
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• 2011

고해상도 이미지 센서를 장착한 고가의 모바일 제품들이 확산되면서 중간값 필터에 기반을 둔 잡음 제거 필터의 필요성이 증가하고 있다. 이는 초박형 카메라에 내장된 이미지 센서의 물리적인 수광부 면적이 줄어듦에 따라 이미지 센서의 SNR이 떨어지기 때문이다. 게다가 영상의 해상도가 매우 높기 때문에 잡음제거 필터는 초고속으로 동작해야 한다. 따라서 잡음 제거 필터의 핵심 기능인 중간값 필터는 높은 동작주파수에서도 효과적으로 동작해야 한다. 초고속으로 동작하는 필터를 하드웨어로 구현하려면 입출력 간의 물리적 지연시간을 클럭의 주기 단위로 나누어서, 시분할하여 순차적으로 처리하는 파이프라인 구조를 가져야 한다. 파이프라인 단계는 많은 비용이 소모되는 레지스터로 구현되므로 파이프라인 단계를 줄이는 것이 바람직하다. 본 논문에서는 입력부터 출력까지의 물리적 지연시간이 데이터의 수에 비례하는 기존의 중간값 필터와 달리, 데이터 수의 로그값에 비례하는 중간값 필터의 구조를 제안한다. 제안한 중간값 필터는 서로 다른 값을 가지는 데이터 집합에서의 중간값은 자신보다 큰 원소의 수와, 작은 원소의 수가 같다는 사실을 이용하며, 버블 정렬 구조에 기반을 둔 중간값 필터에 비해서 같은 동작주파수에서의 게이트 수가 25.3% 줄어든다. 중간값 필터는 잡음제거나 위색제거 등에서도 널리 사용되고 있으므로, 제안한 구조의 중간값 필터는 초고속으로 동작하는 이미지 신호 처리기의 효과적인 구현에 적합하다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2001년도 추계학술발표논문집 (상)
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• pp.711-714
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• 2001

본 논문에서는 파이프라인 구조를 이용하여 고성능 1 차원 이산 웨이블렛 변환 필터를 설계하였다. 각 레벨에서 입력이 다운샘플링(downsampling, decimation)되므로 각 레벨의 하드웨어를 폴딩(folding) 기법을 이용하여 곱셈기와 덧셈기를 공유함으로써 복잡도를 개선하였다. 즉, 제안한 구조에서는 레벨 2 와 레벨 3 에서 폴딩된 구조의 C.S.R(Circular Shift Register)곱셈기와 덧셈기를 사용함으로써 하드웨어 효율(hardware utilization)을 각 레벨에서 100%로 높일 수 있다. 또한, 홀수와 짝수의 샘플을 병렬로 입력함으로써 단일 입력의 시스템과 비교할 때, 동일 시간에 병렬화 만큼의 이득을 얻을 수 있었고, 필터 계수는 미러 필터(mirror filter)의 특성을 이용하여 쳐대한 고역 필터(high pass filter)와 저역 필터(low pass filter)의 계수들을 공유함으로써 곱셈기와 덧셈기의 수를 반으로 줄였다. 그리고 임계 경로(critical path)를 줄이기 위한 파이프라인 레지스터를 삽입하여 고성능 시스템을 구현하였다.

• 대한전자공학회논문지SP
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• 제46권1호
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• pp.104-110
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• 2009

본 논문에서는 가변 스텝사이즈를 사용하는 SAP 적응필터의 구현을 위한 파이프라인 구조를 적용한 새로운 알고리즘을 제안한다. 제안 기법에서는 SAP 적응필터를 부밴드로 충분히 분해함으로써 단순화된 SAP적응필터를 유도할 수 있으며, 적응부필터들의 계수들을 역행렬 연산 없이 간단한 식으로 갱신할 수 있다. 단순화된 SAP 적응 필터의 수렴속도와 정상상태토차는 가변스텝사이즈를 사용함으로서 개선한다. 실제 구현을 위해 단순화된 SAP 적응필터는 파이프라인 기법을 사용하여 변환된다.

• 한국방송∙미디어공학회:학술대회논문집
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• 한국방송공학회 2012년도 하계학술대회
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• pp.468-470
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• 2012

본 논문에서는 High Efficiency Video Coding (HEVC)을 하드웨어로 구현하기 위해서 파이프라인 방식을 인-루프 필터에 새롭게 도입된 기술인 Sample Adaptive Offset (SAO)에 적용하여 병렬화 처리하는 방법을 제안한다. 현재 HEVC 에서 SAO 의 입출력이 프레임단위로 구현되어 있는데, 이를 파이프라인 방식의 하드웨어 설계시에는 Largest Coding Unit(LCU)단위로 입출력이 가능하도록 수정해야 한다. SAO 에서 사용하는 두 가지 방식으로 Edge Offset(EO)과 Band Offset(BO)모드가 있으며, 이 중 EO 모드가 주변 화소값을 이용하므로 주변 화소값 정보가 없는 LCU 경계에 위치한 화소들을 버퍼에 저장한 뒤, 다음 LCU 블록의 입력과 함께 SAO 를 수행한다. 또한, SAO 앞 단의 인-루프 필터 기술인 디블록킹 필터(Deblocking Filter)에서도 LCU 단위로 입출력이 수행되므로 디블록킹 필터에서 저장하는 버퍼를 고려하면, SAO 입력에서 사용가능한 데이터는 LCU 가 천이된 형태가 된다. 따라서 SAO 입력의 천이된 형태와 버퍼 사용에 따라 총 9 가지 타입을 갖게 되며, 이 중 경계에 위치한 블록을 제외한 타입들의 경우 서로 다른 정보를 가진 SAO 를 4 번 수행해야 한다. 이러한 점을 반영한 파이프라인 방식을 SAO 에 적용하여 하드웨어에 적합한 구조를 구현할 수 있다.

• 한국음향학회지
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• 제13권1호
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• pp.108-121
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• 1994

본고에서는 일반적인 디지틀 필터의 설계 방법과 설계시 고려 사항을 살펴보고, 특히 실시간 구현이 어려운 고속 IIR 디지틀 필터의 설계 방법에 대하여 고찰하였다. 현재의 발달된 VLSI 기술의 잇점을 최대로 활용하기 위한 병렬 및 파이프라이닝 필터들의 구조 및 특성을 비교하였으며, 실제 하드웨어를 구현하는 여러가지 방법들을 상술하였다. 또한 각 연산 소자를 고속으로 구현하기 위한 비트레벨 구조및 수체계(Numer System)에 대해 알아보고, 이를 이용한 파이프라이닝 필터의 설계 예를 보였다. 필터의 구조에 따라 유한 길이 레지스터(FWL)의 영향이 달라지며, 제안된 새로운 구조에 대한 FWL영향의 분석이 항시 수행되어야 한다. 디지틀 필터에서의 FWL영향과 그 분석 방법, 그리고 이를 줄이기 위한 설계 방법에 대해 기술하였다. 디지틀 필터를 포함한 많은 디지틀 신호 처리 알고리즘이 내재된 병렬성을 갖고 있으며, 이들의 효율적인 하드웨어 실현을 위해 본고에서 고찰한 기술들이 적용될 수 있다.

• 정보처리학회논문지A
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• 제12A권1호
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• pp.7-12
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• 2005

Scattered look-ahead (SLA) 파이프라인 방법은 디지털 IIR 필터의 고속 또는 저전력 응용분야에 효율적으로 사용된 수 있다. 그러나 이 방법을 통하여 파이프라인된 필터의 안정성이 보장될 수 있지만 필터의 극점들이 임계지역에 밀집될 때에는 큰 라운드오프 잡음에 영향을 받게 된다. 파이프라인된 필터에서 밀집된 극점들을 피하기 위해 수정된 Remez exchange 알고리즘과 최소 자승법을 이용하여 극점의 각도와 반지름을 제한한 IIR 필터 설계 방식을 제안하였으며, 그 결과 향상된 주파수 응답과 감소된 계수 민감도를 얻을 수 있었다. 또한 모의실험 결과를 통하여 제안된 방법이 일반적인 방법에 비해 $33{\%}$의 면적감소와 $45{\%}$의 전력을 감소시킴을 확인하였다.

• 대한전자공학회논문지SD
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• 제47권1호
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• pp.20-27
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• 2010

본 논문에서는 고성능 H.264/AVC 복호기 설계를 위해 디블록킹 필터의 수행시간 단축과 저전력 설계를 위한 필터링 순서 및 효율적인 메모리 구조를 제안하고 5단 파이프라인으로 구성된 필터의 설계에 대해 기술한다. 디블록킹 필터는 블록 경계에서 발생하는 왜곡을 제거하여 영상의 화질을 개선시키지만 하나의 경계에 여러 번 필터링을 수행하여 많은 메모리 접근과 반복되는 연산과정이 수반된다. 따라서 본 논문에서는 메모리 접근과 필터 수행 사이클을 최소화하는 새로운 필터 순서를 제안 하고 반복되는 연산의 효율적 관리를 위해 파이프라인 구조를 적용하였다. 제안하는 디블록킹 필터는 메모리 읽기, 임계값 계산, 전처리 연산, 필터 연산, 메모리 쓰기로 구성된 5단 파이프라인으로 구현되어 순차적인 필터 연산에 병렬적 처리가 가능하며 각 단계에 클록 게이팅을 적용하여 하드웨어 자원에 불필요한 전력을 감소시켰다. 또한, 적은 내부 트랜스포지션 버퍼를 사용하면서 필터링 순서를 효율적으로 개선하여 필터 수행을 위한 메모리 접근과 수행 사이클을 감소시켰다. 제안하는 디블록킹 필터의 하드웨어는 Verilog HDL로 설계 하였으며 기존의 복호기에 통합하여 Modelsim 6.2g 시뮬레이터를 이용해 검증하였다. 입력으로는 표준 참조 소프트웨어 JM9.4 부호기를 통해 압축한 다양한 QCIF영상 샘플을 사용하였다. 기존 필터들과 수행 사이클을 비교한 결과, 제안하는 구조의 설계가 비교적 적은 트랜스포지션 버퍼를 사용했으며 최소 20%의 수행 사이클이 감소함을 확인하였다.

• 한국통신학회논문지
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• 제25권4B호
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• pp.788-795
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• 2000

SLA(Scattered look-ahead) 파이프라인 방법은 IIR 필터의 고속/저전력 응용에 효율적으로 쓰여질 수 있다. 그러나 이 방법은 파이프라인된 필터의 안정성을 보장할 수 있지만, 필터의 극점들이 어느 임계지역에 밀집될 때 큰라운드 오프 노이즈 영향을 받게 된다. 이러한 문제점을 해결하기 위해 제약된 Remez exchange 알고리즘을 이용하는 저잡음 구현 기술이 제안되었으며 이 방법에서는 극점들이 밀집되는 것을 피하기 위해 임계지역에 위치한 극점들의 각을 제약하여 원하는 필터의 스펙트럼을 얻는다. 본 논문에서는 제약된 각을 가지는 극점들의 반지름을 극점이 움직이는 방향에 따라 최적화하는 알고리즘을 제안하고 제안한 방법에 의해 향상된 스펙트럼 특성 또는 라운드오프 노이즈 영향의 감쇄 효과를 얻을 수 있음을 보인다.