고속 신호 처리를 위한 디지틀 필터의 설계

본고에서는 일반적인 디지틀 필터의 설계 방법과 설계시 고려 사항을 살펴보고, 특히 실시간 구현이 어려운 고속 IIR 디지틀 필터의 설계 방법에 대하여 고찰하였다. 현재의 발달된 VLSI 기술의 잇점을 최대로 활용하기 위한 병렬 및 파이프라이닝 필터들의 구조 및 특성을 비교하였으며, 실제 하드웨어를 구현하는 여러가지 방법들을 상술하였다. 또한 각 연산 소자를 고속으로 구현하기 위한 비트레벨 구조및 수체계(Numer System)에 대해 알아보고, 이를 이용한 파이프라이닝 필터의 설계 예를 보였다. 필터의 구조에 따라 유한 길이 레지스터(FWL)의 영향이 달라지며, 제안된 새로운 구조에 대한 FWL영향의 분석이 항시 수행되어야 한다. 디지틀 필터에서의 FWL영향과 그 분석 방법, 그리고 이를 줄이기 위한 설계 방법에 대해 기술하였다. 디지틀 필터를 포함한 많은 디지틀 신호 처리 알고리즘이 내재된 병렬성을 갖고 있으며, 이들의 효율적인 하드웨어 실현을 위해 본고에서 고찰한 기술들이 적용될 수 있다.