• 대한전자공학회논문지SD
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• 제44권11호
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• pp.109-118
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• 2007

SoC의 집적도와 동작 속도의 증가로 인하여 지연 고장 테스트의 중요성이 더욱 커지고 있다. 본 논문은 천이 지연 고장 테스트를 지원하는 개선된 IEEE 1500 래퍼 셀 구조와 IEEE 1149.1 TAP 제어기를 이용하기 위한 인터페이스 회로를 제시하고 이를 이용한 테스트 방법을 제안 한다. 제안 하는 셀 구조는 한 번의 테스트 명령어를 이용하여 상승 지연 고장 테스트와 하강 지연 고장 테스트를 연속적으로 수행 할 수 기능을 유지하면서 기존의 셀 구조에 비하여 적은 면적 오버헤드를 가지며 테스트 시간을 줄일 수 있다. 또한 다른 클럭으로 동작하는 코어에 대한 테스트를 동시에 수행 할 수 있다.

• 한국인터넷방송통신학회논문지
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• 제14권4호
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• pp.219-225
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• 2014

본 논문에서는 디지털 논리회로의 스캔(scan) 방식에 기초한 효율적인 테스터블(testable) 스캔 셀(cell)을 제안하며 타이밍과 관련된 지연고장(delay fault)을 검출하기 위한 Mux-based 스캔 셀 설계와 테스트방식을 제안한다. 이로 인해 설계와 검증 시 소요되는 테스트 시간과 비용을 단축하고, LOC(Launch-off-Capture)와 LOS(Launch-off-Shift)방식의 지연고장 테스트 방안도 제안한다. 제안된 테스트방식은 스캔 입력에서 거리가 먼 마지막 스캔 셀까지의 전역 제어신호(global control signal)가 늦게 도달하는 문제점을 클럭(clock) 신호를 이용하여 동기화시킴으로써 보다 빠르게 구동시켜 고속의 테스트가 가능하다. 또한, 테스트 벡터 입력 시 대상회로의 논리 값 인가를 차단하여 테스트 벡터 입력동안의 스캔 전력소모를 효과적으로 줄이도록 한다. 스캔 셀 설계의 논리 동작과 타이밍 시뮬레이션을 통해 제안된 방식의 동작을 증명 한다.

• 전기전자학회논문지
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• 제5권1호
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• pp.43-51
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• 2001

메모리의 집적도가 올라갈수록 원치 않는 셀간의 간섭과 동시에 bit-line간의 상호 노이즈도 증가하게 된다. 그리고 높은 고장 검출율을 요구하는 고집적 메모리의 테스트는 많은 테스트 백터를 요구하게 되거나 비교적 큰 추가 테스트 회로를 요구하게 된다. 지금까지 기존의 테스트 알고리즘은 이웃 bit-line의 간섭이 아니라 이웃 셀에 중점을 두었다. 본 논문에서는 NPSFs(Neighborhood Pattern Sensitive Faults)를 기본으로 한 NBLSFs(Neighborhood Bit-Line Sensitive Faults)를 위한 새로운 테스터 알고리즘을 제안한다. 그리고 제안된 알고리즘은 부가 회로를 요구하지 않는다. 메모리 테스트를 위해 기존의 5개의 셀 레이아웃이나 9개의 셀 레이아웃을 사용하지 않고 NBLSF 검출에 최소한 크기인 3개의 셀 레이아웃을 이용하였다. 더구나 이웃 bit-line에 의한 최대의 상호잡음을 고려하기 위해 테스트 동작에 refresh 동작을 추가하였다(예 $write{\rightarrow}\;refresh{\rightarrow}\;read$). 또한 고착고장, 천이고장, 결합고장, 기존의 pattern sensitive 고장, 그리고 이웃 bit-line sensitive 고장 등도 검출될 수 있음을 보여준다.

• 한국추진공학회:학술대회논문집
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• 한국추진공학회 2017년도 제48회 춘계학술대회논문집
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• pp.180-187
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• 2017

항공기 엔진 지상 성능시험을 위한 15만 파운드 급 Test 설비를 구축하기 위해 Test Cell Type, Cell Flow, Cell Bypass Ratio, Approach Velocity, Cell Depression, Front Cell Distortion, Noise 및 Vibration 등의 주요 설계 목표를 설정 하였고, 설비 완공 후 최종 성능검사를 통해 목표 값을 충족하는 성능 데이터를 획득할 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2019년도 전력전자학술대회
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• pp.254-256
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• 2019

본 논문은 파워셀 구조를 기반으로 설계된 양극성 펄스 전원장치에 대하여 소개한다. 파워셀은 풀브릿지 구조를 기반으로 설계되었으며, 833V를 출력하는 각 셀이 직렬로 연결되어 고전압을 생성하는 구조를 갖는다. 모든 파워셀의 방전 스위치를 구동하기 위해서 절연된 전력과 신호의 동시공급이 가능한 게이트 회로 구동방안이 제안되었다. 양극성 펄스 출력을 위한 파워셀의 각 래그의 단락을 방지하기 위한 게이트 회로가 설계되었다. 설계된 양극성 펄스 파워 모듈레이터의 동작을 검증하기 위해 테스트 회로가 구현되었다. 시험회로는 출력전압, 펄스 폭, 반복률 가변 조건에서 테스트 되었으며, 이를 통해 제안하는 양극성 펄스 파워 모듈레이터의 구조 및 게이트 구동회로의 신뢰성이 검증되었다.

• 한국정보과학회논문지:시스템및이론
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• 제34권2호
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• pp.84-92
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• 2007

본 논문은, IEEE 1149.1 및 IEEE P1500 기반의 보드 및 SoC의 연결선 지연 고장 테스트를 위한 회로 및 테스트 방법을 제안한다. IDFT 모드 시, 출력 셀의 Update와 입력 셀의 Capture가 한 시스템 클럭 간격 내에 이루어지도록 하는 시스템 클럭 상승 모서리 발생기를 구현한다. 이 회로를 이용함으로써, 단일 시스템 클럭 뿐만 아니라 다중 시스템 클럭을 사용하는 보드 및 SoC의 여러 연결선의 지연고장 테스트를 쉽게 할 수 있다. 기존의 방식에 비해 면적 오버헤드가 적고 경계 셀 및 TAP의 수정이 필요 없으며, 테스트 절차도 간단하다는 장점을 가진다.

• 전자공학회논문지
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• 제52권6호
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• pp.70-76
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• 2015

본 논문은 FPGA 내부의 경계 스캔 체인을 자가 테스트 회로로써 재활용하기 위한 FPGA 자가 테스트 회로 설계 기술을 소개한다. FPGA의 경계 스캔 체인은 테스트나 디버깅 기능뿐만 아니라 각 셀에 연결되어 있는 입출력 핀의 기능을 설정하기 위해서도 사용되기 때문에 일반적인 칩의 경계 스캔 셀보다 매우 크다. 따라서, 본 논문에서는 FPGA 경계 스캔 셀의 구조를 분석하고 소수의 FPGA 로직과 함께 테스트 패턴 생성과 결과 분석이 가능하도록 설계한 BIST(built-in-self-test) 회로를 제시한다. FPGA의 경계 스캔 체인을 자가 테스트를 위하여 재사용함으로써 면적 오버헤드를 줄일 수 있고 보드상에서 프로세서를 사용한 온-라인(on-line) 테스트/모니터링도 가능하다. 실험을 통하여 오버헤드 증가량과 시뮬레이션 결과를 제시한다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.26-31
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• 2009

선형 피드백 쉬프트 레지스터(linear feedback shift register:LFSR) 기반의 효율적인 테스트 압축기법을 제안하였다. 일반적으로 기존의 LFSR 리시딩 기반의 테스트 압축 기법의 성능은 주어진 테스트 큐브 집합내의 최대 할당 비트 수, $S_{max}$에 따라서 변하는 특성을 가지고 있다. 따라서 본 논문에서는 LFSR과 스캔 체인사이에 서로 다른 클럭 주파수를 사용하여 적절하게 스캔 셀을 그룹화 함으로써 $S_{max}$를 가상적으로 감소시킬 수 있었다. 만약 스캔 체인을 위한 클락 주파수보다 n배 느린 클락을 LFSR을 위하여 사용한다면, 스캔 체인내의 연속적인 n 개의 스캔셀들은 항상 동일한 테스트 입력값을 갖게 된다. 따라서 이와 같은 연속적인 셀들에 무상관 비트(don't care bit)를 적절하게 배치하게 되면 압축해야 하는 할당 비트의 수를 줄일 수 있게 된다. 제안하는 방법론의 선능은 스캔셀의 그룹화 알고리듬에 의존적이기 때문에, 그래프 기반의 새로운 스캔 셀 그룹화 알고리듬을 제안하였다. ISCAS 89 벤치마크 회로에 대한 실험을 통하여 제안하는 기법은 기존의 테스트 압축 기법들에 비해서 적은 메모리 용량 및 매우 작은 면적 오버 헤드를 보장할 수 있음을 증명하였다.

• 한국정보과학회논문지:정보통신
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• 제37권1호
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• pp.16-26
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• 2010

본 논문에서는 보안장비의 성능평가 및 네트워크 내 센서들의 로그정보를 수집할 수 있는 테스트베드를 구축하였다. 이 테스트베드는 실제 인터넷과 유사한 테스트 환경을 제공하여 테스트베드 내에서 공격을 직접 생성하거나 공격 트래픽이 포함된 데이타셀을 이용하여 공격을 재현할 수 있도록 구성되었다. 본 테스트베드는 기존 테스트베드에 비해 비교적 적은 비용과 시간으로 구축이 가능하며, 공격 트래픽의 유형이나 테스트베드 사용목적에 따라 수정이나 확장이 용이하다. 따라서 많은 비용과 시간의 소모로 인해 쉽게 진행할 수 없었던 보안장비의 성능평가나, 공격 발생 시 네트워크에 존재하는 센서들의 로그 수집을 용이하게 할 수 있다. 본고에서는 테스트베드 구축 시 발생할 수 있는 다양한 문제점과 그 해결방안을 제시하였으며 제안한 테스트베드를 이용하여 DDoS 공격과 월을 재현하는 과정을 보였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2017년도 전력전자학술대회
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• pp.296-297
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• 2017

태양광 발전에 있어서 실제 태양광 셀 특성은 날씨와 같은 환경 요인에 의존적이기 때문에 다양한 동작 조건에 대한 태양광 셀의 특성을 전력변환장치를 통해 테스트하기 위해 많은 시간과 비용이 소요된다. 이러한 문제를 해결하기 위해 Power Hardware-In-the-Loop Simulation (PHILS) 기술을 이용해 태양광 발전용 전력변환장치 시제품의 테스트 시간 및 비용을 단축할 수 있다. PHILS는 실시간 모의시험장치와 외부 입력이 가능한 전력변환장치로 구성되며, 해당 장치에서 모델의 동특성을 실시간으로 연산하기 때문에 모델이 복잡할수록 고성능 모의시험장치가 요구된다. 태양광 셀 모델의 출력 전압은 수치해석 기법을 통해 계산되고, 수치해석 기법의 종류와 초기 값에 따라 연산 시간 등의 성능이 변화하므로 적절한 기법을 선정하여 모델의 연산시간을 감소시킬 수 있다. 본 논문에서는 수치 해법 분석을 통한 태양광 발전의 PHILS를 위한 태양광 셀 모델의 연산 성능향상 기법을 제시하고, 실제 태양광 발전용 PHILS를 구현하여 실험적으로 제안하는 기법의 성능을 검증한다.