• 한국항해항만학회:학술대회논문집
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• 한국항해항만학회 2006년도 International Symposium on GPS/GNSS Vol.2
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• pp.419-422
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• 2006

위성발사체와 같이 극환 환경에서 사용되는 전자 탑재물들은 진동이나 충격이 가해질 때 정상적으로 동작하지 못하는 경우가 많다. 그러므로 위성발사체에 탑재되는 모든 탑재물들은 발사전에 지상에서 다양한 환경시험을 통하여 그 성능을 검증해야 한다. 기준 클럭을 사용하여 항법해를 계산해야 하는 GPS 수신기는 특히 다른 전자 탑재물 보다 클럭의 안정도에 더 많은 영향을 받으므로 극한 진동 및 충격 환경에서 다양한 문제들이 나타난다. 본 논문에서는 위성발사체의 비행안전용으로 개발된 GPS 수신기의 진동 및 충격 환경시험 결과를 바탕으로 그러한 환경에서 기준 클럭이 영향을 받아 나타나는 다양한 동작특성을 설명하고, 기준 클럭의 중요성과 진동 및 충격 환경시험에서의 유의사항 및 문제 해결 방법에 대하여 설명한다.

• 정보처리학회논문지C
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• 제8C권3호
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• pp.277-286
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• 2001

본 논문에서는 미국 국립표준기술연구소 차세대 표준 암호 알고리듬으로 선정한 Rijndael 암호 알고리듬과 안정성과 성능에서 인정을 받은 Twofish 암호 알고리듬을 ALTERA FPGA를 사용하여 하드웨어로 구현한다. 두가지 알고리듬에 대해 키스케쥴링과 인터페이스를 하드웨어에 포함시켜 구현한다. 알고리듬의 효율적인 동작을 위해 키스케쥴링을 포함하면서도 구현된 회로의 크기가 크게 증가하지 않으며, 데이터의 암호/복호화 처리 속도가 향상됨을 알 수 있다. 주어진 128-비트 대칭키에 대하여, 구현된 Rijndael 암호 알고리듬은 11개의 클럭 만에 키스케쥴링을 완료하며, 구현된 Twofish 암호 알고리듬은 21개의 클럭 만에 키스케쥴링을 완료한다. 128-비트 입력 데이터가 주어졌을 때, Rijndael의 경우, 10개의 클럭 만에 주어진 데이터의 암호/복호화를 수행하고, Twofish는 16개의 클럭 만에 암호/복호화를 수행한다. 또한, Rijndael은 336.8Mbps의 데이터 처리속도를 보이고, Twofish는 121.2Mbps의 성능을 보임을 알 수 있다.

• 한국정보통신설비학회:학술대회논문집
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• 한국정보통신설비학회 2008년도 정보통신설비 학술대회
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• pp.579-583
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• 2008

본 논문은 이더넷이 비동기식으로 전송됨으로 인해, 동일한 전송속도를 가진 장비라 할지라도 링크가 제공하는 명목상의 최대속도로 전송될 경우, 상호 접속한 장비간의 전송클럭 차이로 인해 프레임의 손실이 발생한다. 본 논문에서는 PHY에서 복원된 수신 클럭과 송신 클럭의 차이를 비교하고 동시에 프레임버퍼에 쌓인 큐를 참조하여 프레임 손실이 방생할 수 있는 임계치를 넘어설 경우, 전송프레임의 프리엠블 길이를 조정함으로써 이더넷 장비에서 전송클럭의 차이로 인한 프레임손실을 줄일 수 있음을 확인하였다.

• 한국통신학회논문지
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• 제28권11A호
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• pp.929-935
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• 2003

ATM 교환기 망동기용 아날로그/디지털 혼합형 ASIC을 설계 제작하였다. 이 ASIC은 상대 시스템으로부터 전송되어온 46.94 MHz의 클럭을 이용하여 234.7/46.94 MHz의 시스템용 클럭 및 77.76/19.44 MHz의 가입자용 클럭을 발생시키는 역할을 하며, 전송된 클럭의 체크 및 선택 기능도 동시에 포함한다. 효율적인 ASIC 구성을 위하여 고속 클럭 발생을 위한 2개의 아날로그 PLL 회로는 전주문 방식으로, 외부 입력 클럭 체크 및 선택을 위한 디지털 회로는 표준 셀 방식으로 설계하였다. 또한, 아날로그 부분에는 일반 CMOS 공정으로 제작 가능한 저항 및 커패시터를 사용함으로서 0.8$\mu\textrm{m}$ 디지털 CMOS 공정으로 칩을 제작 가능케 하여 제작비용도 줄였다. 제작된 칩을 측정한 결과 234.7 MHz 및 19.44 MHz의 안정된 클럭을 발생하였으며, 클럭의 실효 지터도 각각 4 ㎰ 및 17 ㎰정도로 낮게 나타났다.

• 대한전자공학회논문지SD
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• 제39권12호
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• pp.1055-1061
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• 2002

기존 TSPC D 플립플롭은 한 종류의 클럭 신호만을 사용함으로서 고속 동작을 제한하던 레이싱 (racing) 문제를 제거하고, 구조 자체도 매우 간단하기 때문에 고속 동작이 용이한 장점을 가지고 있다. 또한 한 종류의 클럭을 사용하기 때문에 클럭 드라이버 및 클럭 네트워크가 간단해 진다는 장점이 있다. 하지만 이러한 구조는 글리치나 비대칭적인 전파 지연 시간과 같은 단점을 가지고 있다. 본 논문에서는 이러한 단점을 개선한 새로운 동적 플립플롭을 설계하였다. 제안된 구조는 출력의 불필요한 방전을 막기 위한 방전 억제 방식(Discharge Suppression Scheme)을 이용하여 출력의 글리치 현상을 완전히 제거하였으며, 최대 클럭 경사 민감도를 0.25ns에서 1ns로 4배 이상 향상시킬 수 있었다. 또한 기존 구조를 개선하여 트랜지스터 수를 줄(기고, 비대칭적인 전파 지연 시간을 대칭적으로 만들어 줌으로서 기존 구조에 비해서 약 30%의 속도 향상 효과를 얻을 수 있었다.

• 한국정보통신학회논문지
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• 제9권6호
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• pp.1277-1281
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• 2005

현재 통신시스템에서는 FPGA를 사용하여 여러 가지 로직을 구현하고 있다. 본 논문에서는 데이터 전달 특성을 분석하고 신호의 노이즈와 데이터 손실을 방지하기 위하여 10층의 PCB(Printed Circuit Board)를 만들었다. FPGA에 클럭과 64bit의 데이터를 동기 시켜 전송선로의 길이의 변화와 입력된 클럭의 주파수 변화에 따른 최대 안정된 데이터 전달속도와 전송선로의 길이를 알아보았다. 제작된 PCB보드에서 FPGA의 출력 핀에서 출력포트 사이의 전송선로 길이는 13cm이며 확장된 테스트용 전송선로 보드의 길이는 30cm, 60cm, 120cm이다. 그러므로 전송선로의 길이를 13cm, 43cm, 73cm, 133cm간격으로 측정하였으며, 데이터 전송특성에 대한 클럭 주파수는 100MHz, 50MHz, 100MHz, 125MHz, 150MHz로 나누어 측정하였다. 데이터 전달 특성에서 125Mbps까지는 불가능 하지만 전송선로의 길이가 30cm일 경우 최대 100Mbps까지 안정하게 데이터를 전달할 수 있었다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2007년도 춘계학술발표대회
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• pp.937-940
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• 2007

오늘날 대부분의 임베디드 시스템에서 사용하는 uClinux에서 기본적으로 프로세스가 이용할 수 있는 범위의 시스템 클럭은 10m/s 이상이다. 기존에는 무리하게 시스템 클럭의 속도를 무리하게 높여 더 높은 정밀도를 요구하는 프로세스를 처리해 왔다. 이는 시스템 리소스를 많이 사용함과 동시에 타이머 인터럽트를 처리하는 오버헤드도 상대적으로 증가하여 전체적으로 시스템의 성능과 안정성에 좋지 못했다. 이에 본 논문에서는 uClinux기반의 임베디드 장치와 Real-Time Clock(RTC)모듈과의 인터페이스 최적화 방안에 관하여 제안한다. 이로써 시스템 클럭을 사용하지 않고, RTC 자체의 인터럽트를 사용해서 작업을 진행해 나가기 때문에 시스템 리소스를 적게 사용하며, 시스템의 성능에 영향을 적게 준다. 또한 알고리즘적인 최적화를 사용 코드최적화를 사용하여 임베디드 시스템에서 가장 효율적으로 관리해야할 리소스인 메모리를 절약, 기존의 방식과 차별을 두었다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.891-894
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• 2003

본 논문에서는 3-상 클럭을 이용하여 UP/DOWN 변환을 동시에 수행하는 DC/DC 변환기의 설계에 대해 설명한다. 기존의 UP/DOWN DC/DC 변환기의 경우에는 한 스텝당 변화하는 전압의 양이 많아서 출력에 수십 mV의 리플이 존재하게 된다. 이 리플을 줄이기 위해서는 L, C의 값을 크게 해 주어야하는 문제가 있다. 그러나, 설계된 UP/DOWN DC/DC 변환기는 기존의 UP/DOWN DC/DC 변환기의 구조를 가지면서, 3-상 클럭을 이용하여 한 스텝당 변화하는 전압의 양을 작게 하여 작은 L, C의 값을 가지고도 4mV이하의 출력 리플을 갖는 안정된 전압 변환을 하도록 설계하였다. 설계된 변환기는 0.25㎛ standard CMOS 공정을 이용하여 구현하였다. 구현 된 칩의 면적은 1.8 mm × 0.8 mm이다.

• 한국전자파학회논문지
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• 제18권4호
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• pp.423-429
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• 2007

위성 DMB용 중계기는 위성으로부터 수신된 2.304 MHz의 기준 신호를 이용하여 10 MHz의 클럭 신호를 재생하여 시스템 동기 신호로 사용한다. 본 논문에서는 기준 신호가 잡음에 의해 흔들리거나 끊기더라도 안정된 신호를 재생할 수 있는 클럭 재생 모듈을 제안하였다. 제안된 모듈은 기존 방식에 비해 저가로 구현이 가능하며, 정기적인 주파수 조정이 필요 없는 장점이 있다. 본 논문에서는 클럭 재생용 IC를 CPLD를 이용하여 구현하였고, lock time을 짧게 하면서 동시에 출력 주파수의 hold over 시간을 늘리기 위해 새로운 루프 필터를 적용하였다. 제작된 모듈은 출력 주파수의 안정도가 0.01 ppm 이내일 경우 hold over 시간이 11초, 출력 전력은 -0.66 dBm, 위상잡음은 100 Hz 오프셋에서 -113 dBc/Hz로 측정되었다.

• 한국통신학회논문지
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• 제23권8호
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• pp.2064-2071
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• 1998

휴대용 기기에서 자체 발진하여 클럭원으로 사용되는 TCXO의 출력과 같은 작은 진폭(400mV)의 정현파 입력을 내부 논리회로의 클럭원으로 사용하기 위한 파형정형 및 50%의 듀티 비(duty ratio)의 출력을 가지는 새로운 디지털 클럭레벨 변환기를 설계, 개발 하였다. 정, 부 두 개의 비교기, RS 래치, 차아지 펌프, 기준 전압 발생기로 구성된 새로운 신호 변환회로는 출력파형의 펄스 폭을 감지하고, 이 결과를 궤환루프로 구성하여 입력 비교기 기준 전압단자로 궤환시킴으로서 다지털 신호레벨의 정확한 50%의 듀티 비를 가진 출력을 생성할 수 있다. 개발한 레벨변환기는 ADC등의 샘플링 클럭원, PLL 또는 신호 합성기의 클럭원으로 사용할 수가 있다. 설계는 $0.8\mu\textrm{m}$ double metal double poly analog CMOS 공정을 사용하고, BSIM3 model을 사용하였으며, 실험결과 370mV의 정현파 입력율 50 + 3%의 듀티 비를 가진 안정된 논리레벨 출력 동작특성을 얻을 수 있었다.