• 한국공작기계학회논문집
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• 제15권2호
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• pp.73-80
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• 2006

This paper describes a analysis on the chip thickness model required for cutting force simulation in ball-end milling. In milling, cutting forces are obtained by multiplying chip area to specific cutting forces in each cutting instance. Specific cutting forces are one of the important factors for cutting force predication and have unique value according to workpiece materials. Chip area in two dimensional cutting is simply calculated using depth of cut and feed, but not simply obtained in three dimensional cutting such as milling due to complex cutting mechanics. In ball-end milling, machining is almost performed in the ball part of the cutter and tool radius is varied along contact point of the cutter and workpiece. In result, the cutting speed and the effective helix angle are changed according to length from the tool tip. In this study, for chip thickness model analysis, tool and chip geometry are analyzed and then the definition of chip thickness and estimation method are described. The resulted of analysis are verified by compared with geometrical simulation and other research. The proposed chip thickness model is more precise.

• 한국광학회:학술대회논문집
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• 한국광학회 2005년도 제16회 정기총회 및 동계학술발표회
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• pp.156-157
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• 2005

Monte Carlo photon simulation 기법을 사용하여 광추출효율 관점에서 InGaN LED를 분석하였다. InGaN/sapphire 칩의 경우, AlInGaP나 InGaN/SiC 칩에서와는 달리, 칩의 측벽면을 기울여 주는데서 오는 광추출효율 개선 효과는 매우 미미하였다. 이는 InGaN/sapphire 칩의 경우 사파이어 기판의 굴절률 상대적으로 작아서 활성층으로부터 생성된 광자들의 상당량이 기판으로 넘어갈 때 전반사현상으로 말미암아 기판으로 넘어가지 못하고 상대적으로 두께가 매우 얇은 에피택시 층에 갇히기 때문으로 파악되었다. 이와 같은 효과는 epitaxial side down mount의 광추출효율이 크게 개선되지 못하는 원인으로도 작용하게 되는데, epitaxial side down mount의 잠재력을 살릴 수 있는 방안의 하나는 texture된 기판위에 결정층을 성장시키는 것이라고 할 수 있다.

• 마이크로전자및패키징학회지
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• 제25권1호
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• pp.41-45
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• 2018

기술의 발전과 전자기기의 소형화와 함께 반도체의 크기는 점점 작아지고 있다. 이와 동시에 반도체 성능의 고도화가 진행되면서 입출력 단자의 밀도는 높아져 패키징의 어려움이 발생하였다. 이러한 문제를 해결하기 위한 방법으로 산업계에서는 팬아웃 웨이퍼 레벨 패키지(FO-WLP)에 주목하고 있다. 또한 FO-WLP는 다른 패키지 방식과 비교해 얇은 두께, 강한 열 저항 등의 장점을 가지고 있다. 하지만 현재 FO-WLP는 생산하는데 몇 가지 어려움이 있는데, 그 중 한가지가 웨이퍼의 휨(Warpage) 현상의 제어이다. 이러한 휨 변형은 서로 다른 재료의 열팽창계수, 탄성계수 등에 의해 발생하고, 이는 칩과 인터커넥트 간의 정렬 불량 등을 야기해 대량생산에 있어 제품의 신뢰성 문제를 발생시킨다. 이러한 휨 현상을 방지하기 위해서는 패키지 재료의 물성과 칩 사이즈 등의 설계 변수의 영향에 대해 이해하는 것이 매우 중요하다. 이번 논문에서는 패키지의 PMC 과정에서 칩의 두께와 EMC의 두께가 휨 현상에 미치는 영향을 유한요소해석을 통해 알아보았다. 그 결과 특정 칩과 EMC가 특정 비율로 구성되어 있을 때 가장 큰 휨 현상이 발생하는 것을 확인하였다.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2010년도 춘계학술발표대회 초록집
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• pp.82-82
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• 2010

표면실장 공법을 통해 CSP 패키지를 보드에 실장 하는데 있어 무연솔더 접합부의 신뢰성에 영향을 미치는 인자 중 가장 중요한 것은 접합부에 형성되는 IMC (Intermetallic compound, 금속간화합물)인 것으로 알려져 있다. 접합부의 칩 부분에는 솔더와 칩의 UBM (Under bump metalization)이 접합하여 IMC가 형성되나, 보드 부분에는 솔더와 보드의 UBM 뿐만 아니라 그 사이에 솔더 페이스트가 함께 접합되어 IMC가 형성된다. 본 연구에서는 패키지의 신뢰성 연구를 위해 솔더 페이스트의 유무 및 두께에 따른 무연 솔더 접합부의 미세조직의 변화를 분석하였다. 본 실험에서는 Sn-3.0(Wt.%)Ag-0.5Cu 조성과 본 연구진에 의해 개발된 Sn-Ag-Cu-In 조성의 직경 $450{\mu}m$ 솔더 볼을 사용하였으며, 솔더 페이스트는 상용 Sn-3.0Ag-0.5Cu (ALPHA OM-325)를 사용하였다. 칩은 ENIG (Electroless nickel immersion gold) finish pad가 형성된 CSP (Chip scale package)를, 보드는 OSP (Organic solderability preservative)/Cu finish pad가 형성된 것을 사용하였다. 실험 방법은 보드를 솔더 페이스트 없이 플라즈마 처리 한 것, 솔더 페이스트를 $30{\mu}m$ 두께로 인쇄한 것, $120{\mu}m$의 두께로 인쇄한 것, 이렇게 3가지 조건으로 준비한 후, 솔더 볼이 bumping된 칩을 mounting하여, $242^{\circ}C$의 peak 온도 조건의 oven(1809UL, Heller)에서 reflow를 실시하여 패키지를 형성하였다. 이후 시편은 정밀 연마한 후, OM(Optical Microscopic)과 SEM(scanning electron microscope) 및 EDS(energy dispersive spectroscope)를 사용하여 솔더 접합부 IMC의 미세조직을 관찰, 분석하였다.

• 대한용접접합학회:학술대회논문집
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• 대한용접접합학회 2010년도 춘계학술발표대회 초록집
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• pp.77-77
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• 2010

본 연구에서는 Sn-3.0Ag-0.5Cu (SAC305) 무연솔더의 최적 인쇄성을 위한 PCB 및 마스크설계, 스크린프린팅 공정변수의 최적값을 실험계획법을 통해 평가하였다. 사용된 칩은 가로 0.4mm 세로 0.2mm의 0402 MLCC칩이며, 사용된 시험보드는 OSP 표면처리된 PCB이었다. 인쇄성을 판단하기 위한 공정인자는 금속마스크 두께, 마스크홀 크기, 패드크기 및 모양, 인쇄각도, 인쇄속도, 판분리속도이었다. ANOVA분석을 통해 주인자를 파악하였으며, 인쇄성에 영향을 미치는 주인자는 마스크두께와 인쇄각도임이 확인되었다. 그 후 중심 합성법을 이용하여 인쇄성 최적 조건을 확인하였다. 결과로 나타난 등고선/표면도를 통해, 마스크두께가 작을 때에는 인쇄각도가 작아야 높은 인쇄성을 갖으며, 또한 마스크 두께가 클 경우에는 인쇄각도가 커야 높은 인쇄성을 가짐을 알 수 있었다. 추가실험을 통해서 인쇄성 표면도의 정확도를 확인하였으며, 실험값은 표면도에서 표시된 인쇄성값과 비슷함을 알 수 있었다. 또한, 인쇄성이 낮은 영역과 높은 영역에서 접합강도값을 측정하였으며, 인쇄성이 좋은 영역에서 접합강도도 높음을 알 수 있었다.

• 산업식품공학
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• 제14권1호
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• pp.49-53
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• 2010

표면 플라즈몬 공명을 이용한 센서는 굴절계 기기의 일종으로서 높은 감도를 가질 뿐만 아니라 비표지 방식이라는 장점을 가지고 있다. 본 연구에서는 재래식 SPR 칩을 이용하여 시판 술 4종의 알코올 함량을 측정하였다. 또한, 재래식 SPR 칩의 감도를 개선하기 위하여 금 박막 위에 금으로 나노형상을 구축하여 나노형상 SPR 칩을 제조하여 모형 술에 대한 감도 개선 효과를 분석하였다. 재래식 SPR 칩을 이용하여 시판 술의 알코올 함량을 측정하기 위한 검량선을 개발하였을 때 시료를 전처리 하지 않고 그대로 측정하였을 때 가장 좋은 검량선을 얻을 수 있었다. 소주, 청주, 이과두주, 탁주 등 시판 술 4종에 대한 1차 회귀식의 검량식에서 결정계수는 각각 0.992, 0.933, 0.918, 그리고 0.984로 나타났다. 한편, 재래식 SPR 칩의 감도를 개선하기 위해 나노형상 SPR 칩을 제조하기 위하여 Langmuir-Blodgett(LB) 방법을 활용하였다. 본 연구에서는 수십 nm 두께의 금 박막을 바닥층으로 하여 그 위에 나노 크기의 실리카 입자를 단분자 층으로 덮어 형틀을 제조하고 다시 그 위에 금을 증착한 후 실리카 입자를 제거하는 방법으로 나노형상을 갖는 SPR 칩을 제조하였다. 나노형상 SPR 칩의 성능을 평가하였을 때 20% 알코올 함량을 가지는 모형 술에 대해서 바닥층의 두께가 50 nm, 나노형상에서 골의 깊이가 20 nm, 나노형상의 배열주기가 300 nm일 때 SPR의 감도가 가장 좋아서 95%의 감도 향상을 얻을 수 있었다. SPR의 감도는 칩과 관련된 인자, 시료의 종류 및 상태에 따라 다르게 나타날 수 있으므로 측정 목적에 알맞은 칩의 설계와 선택이 요구된다.

• 마이크로전자및패키징학회지
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• 제14권3호
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• pp.57-64
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• 2007

Si 칩에 박막히터를 형성하고 이에 전류를 인가하여 LCD (liquid crystal display) 패널의 유리기판은 가열하지 않으면서 Si 칩만을 선택적으로 가열함으로써 Si 칩을 LCD 패널의 유리기판에 실장 하는 새로운 COG 공정기술을 연구하였다. $5\;mm{\times}5\;mm$ 크기의 Si 칩에 마그네트론 스퍼터링법으로 폭 $150\;{\mu}m$,두께 $0.8\;{\mu}m$, 전체 길이 12.15 mm의 정방형 Cu 박막히터를 형성하였으며, 이에 0.9A의 전류를 60초 동안 인가하여 Si칩의 Sn-3.5Ag 솔더범프를 리플로우 시킴으로써 Si 칩을 유리기판에 COG 본딩하는 것이 가능하였다.

• 마이크로전자및패키징학회지
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• 제21권2호
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• pp.65-70
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• 2014

박형 package-on-package의 상부 패키지에 대하여 PCB 기판, 칩본딩 및 에폭시 몰딩과 같은 공정단계 진행에 따른 warpage 특성을 분석하였다. $100{\mu}m$ 두께의 박형 PCB 기판 자체에서 $136{\sim}214{\mu}m$ 범위의 warpage가 발생하였다. 이와 같은 PCB 기판에 $40{\mu}m$ 두께의 박형 Si 칩을 die attach film을 사용하여 실장한 시편은 PCB 기판의 warpage와 유사한 $89{\sim}194{\mu}m$의 warpage를 나타내었으나, 플립칩 공정으로 Si 칩을 PCB 기판에 실장한 시편은 PCB 기판과 큰 차이를 보이는 $-199{\sim}691{\mu}m$의 warpage를 나타내었다. 에폭시 몰딩한 패키지의 경우에는 DAF 실장한 시편은 $-79{\sim}202{\mu}m$, 플립칩 실장한 시편은 $-117{\sim}159{\mu}m$의 warpage를 나타내었다.

• Journal of Welding and Joining
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• 제29권3호
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• pp.19-26
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• 2011

본 논문에서는 액체의 표면장력을 이용하여 복수의 KGD 들을 웨이퍼 상태에서 일괄접합함으로써, 높은 수율의 삼차원적층칩을 빠른 생산성으로 제작할 수 있는, 고속 고정밀 접합기술인 자기조직화정합 (Selfassembly) 기술에 대해 소개를 하였다. 본 연구실에서 개발한 self-assembly 기술을 적용하여 5mm 각(角) 크기의 칩 500개를 1초 이내에 평균 $0.5{\mu}m$ 정도의 높은 정밀도로 8인치 웨이퍼상에 일괄접합시키는데 성공하였다. Self-assembly 기술에 의한 삼차원 칩 적층방식은, 기존의 pick-and-place 적층방식에서 높은 정밀도의 접합특성을 확보하는데 필요한 공정시간을 혁신적으로 단축하는 것이 가능하고, 웨이퍼 레벨에서 복수의 KGD 들을 일괄접합하는 것이 가능하므로, 향후 TSV 기술의 양산화를 실현하는데 적합한 고속 고정밀 접합 기술로서 기대가 크다. 현재 본 연구실에서는 두께가 $50{\mu}m$ 이하의 얇은 LSI 칩 및 메탈범프가 형성된 LSI 칩 등을 이용하여, self-assembly 기술에 의한 삼차원 적층형 집적회로 구현을 위한 접합기술을 개발 중에 있다.

• 한국공작기계학회논문집
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• 제16권2호
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• pp.30-36
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• 2007

In order to estimate the maximum undeformed chip thickness in grinding operation, it is necessary to obtain the successive cutting point spacing. In the past it was obtained by experiments. In this paper, the average successive cutting point spacing has been obtained using the given grinding input conditions and it is possible to estimate the maximum undeformed chip thickness without using any experimentally obtained data. The validity of the proposed analysis has been verified based on two sets of grinding scratch tests using WA and CBN grinding wheels.