• 전자공학회논문지
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• 제51권10호
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• pp.57-63
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• 2014

본 논문은 전력소모와 면적을 줄인 지연된 피드-포워드 경로를 갖는 3차 SDM 구조를 제안하였다. 제안한 SDM은 기존의 적분기 2개로 구현된 3차 SDM(Sigma-Delta Modulator) 구조를 개선하였다. 제안된 구조에서는 기존 구조의 둘째 단에 지연된 피드-포워드 경로를 삽입함으로써 첫째 단의 계수 값을 2배로 증가시킬 수 있어 기존구조에 비하여 첫째 단 적분기 커패시터($C_I$)를 1/2로 감소시킬 수 있다. 그러므로 첫째 단 적분기의 부하 커패시턴스가 1/2로 작아지기 때문에 첫째 단 연산증폭기의 출력전류는 51%, 첫째 단의 커패시터 면적은 48% 감소되어 제안한 구조는 전력과 면적을 최적화 할 수 있다. 본 논문에서 제안한 구조를 이용하여 설계된 3차 SC SDM은 $0.18{\mu}m$ CMOS 공정에서 공급전압 1.8V, 입력신호 1Vpp/1KHz, 신호대역폭 24KHz, 샘플링 주파수 2.8224MHz 조건으로 시뮬레이션 하였다. 그 결과 SNR(Signal to Noise Ratio) 88.9dB, ENOB(Effective Number of Bits) 14비트이고 SDM의 전체 전력소모는 $180{\mu}W$이다.

• 대한전자공학회논문지SD
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• 제42권2호
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• pp.1-8
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• 2005

System-on-glass를 위해 poly-Si TFT로 면적이 작으면서도 리플전압을 최소화한 DC-DC 전압 변환회로를 개발하였다. 전압 변환회로는 전하 펌핑 회로, 문턱전압 변화를 보상한 비교기, 오실레이터, 버퍼, 다중 위상 클럭을 만들기 위한 지연 회로로 구성된다. 제안한 다중 위상 클럭킹을 적용함으로써 클럭 주파수 또는 필터링 캐패시터의 증가 없이도 낮은 출력 리플전압을 얻음으로써 DC-DC 변환기의 면적을 최소화 하였다. 제안한 DC-DC 변환회로를 제작하여 측정한 결과 $R_{out}=100k\Omega,\;C_{out}=100pF$, 그리고 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서의 리플전압은 각각 590mv와 215mv인 반면 4-위상 클럭킹을 적용한 구조에서는 123mV이다. 그리고 50mV의 리플전압을 가지기 위해 필요한 필터링 캐패시터의 크기는 $I_{out}=100uA$와 $f_{clk}=1MHz$에서 Dickson 구조와 기존의 cross-coupled 구조에서는 각각 1029pF와 575pF인 반면 4-위상과 6-위상 클럭킹을 적용한 구조에서는 단지 290pF와 157pF만이 각각 요구된다. 구조별 효율로는 Dickson 구조의 전하 펌프에서는 $59\%$, 기존의 cross-coupled 구조와 본 논문에서 제안한 4-위상을 적용한 cross-coupled 구조의 전하 펌프에서는 $65.7\%$와 $65.3\%$의 효율을 각각 가진다.

• 한국전자파학회논문지
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• 제22권9호
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• pp.897-903
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• 2011

본 논문에서는 InGaP/GaAs hetero-junction bipolar transistor(HBT)를 이용하여 900 MHz에서 동작하는 1 W급 선형 전력 증폭기를 설계 및 검증하였다. 온도 변화에 따른 증폭기의 특성 변화를 최소화하기 위해 능동 바이어스 회로를 구성하였다. 전류 붕괴(current collapse)와 열 폭주(thermal runaway)를 방지하기 위하여 ballast 저항을 삽입하여 전력 증폭기의 성능 및 신뢰성을 최적화하였다. 제작된 선형 전력 증폭기는 중심 주파수 900 MHz의 one-tone 신호를 사용하였을 때, 17.6 dB의 전력 이득과 30 dBm의 OP1dB를 가지며, 이때 44.9 %의 PAE를 갖는다. 또한, two-tone 신호를 인가하였을 때, 20 dBm의 평균 출력 전력에서 47.3 dBm의 매우 높은 OIP3를 갖는다.

• 한국소음진동공학회:학술대회논문집
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• 한국소음진동공학회 1993년도 춘계학술대회논문집; 한국과학연구소, 21 May 1993
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• pp.86-92
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• 1993

자동차의 현가장치에 대한 능동제어연구는 국내외적으로 활발히 진행되어 왔다. 수동식현가장치는 단순히 스프링과 감쇠기로 차체의 진동을 수동 제어 하므로 성능 향상에 한계가 존재하게 된다. 수동식 현가장치가 강성계수와 감쇠계수를 조절함으로써 차체로 들어오는 진동을 억제하는 반면, 능동식제 어는 보통 유압을 이용하여 효율적으로 차체에 들어오는 진동을 억제시키게 된다. 일반적으로 자동차가 능동현가장치 설계시 요구되는 사항은 탑승자의 승차감, 조종성, 현가장치의 공간확보 문제, 경제성(제어력), 실제적으로 자동 차에 적용할 수 있는 능동제어기법인가 하는 문제이다. 자동차 능동식 현가 장치는 보통 1/4 car (2자유도계), Full-car 모델 (7자유도계) 등으로 모델링 을 하여 능동제어기를 설계한다. 1/4 car 모델의 특징은 해석이 비교적 단순 하고 현가장치의 동적거동을 이해하는데 유용하고 실험을 하거나 실제 자동 차에 적용하기 쉬운 반면에 Full-car 모델에 비해 제어력의 효율이 떨어진다 는 단점이 있다. 그 이유는 1/4 car 모델은 차체의 동역학적 특성을 고려하 여 설계하지 않았기 때문에 4개의 독립현가차축에서는 오직 그 현가축방향 으로 발생하는 수직방향의 진동만을 제어하기 때문이다. 따라서 동역학적 역 성에 기인하는 운동을 제어하는 비효율적인 제어력이 공급된다는 단점을 갖 는다. 이에 비해 full-car 모델은 주행모드(수직, 롤링, 피칭운동)간의 연성을 고려하여 제어기를 설계할 수 있기 때문에 1/4 car 모델에 비해 제어력의 효 율이 높다는 장점이 있는 반면에 모델이 수학적으로 복잡하므로 제어력을 구하는데 계산량이 많고, 실제 자동차에 적용하기에 복잡하다는 단점을 갖고 있다. 따라서 본 논문에서는 쉽게 실험할 수 있고, 실용화할 수 있는 1/4 car 모델에 대하여 능동제어기를 설계하여 실제자동차에 능동제어기를 적용할 때 참고가 될 수 있도록 하였다. 자동차는 저주파영역의 밴드통과필터 역할 을 하므로 저주파에서의 성능, 특히 탑승자가 민감하게 느끼는 0.5Hz - 10Hz 부근의 주파수성능은 승차감, 조종성에 상당히 중요하다. 이에 본 논문 에서는 0.5Hz - 10Hz 부근의 승차감, 조종성의 향상에 초점을 두고 차체의 속도를 출력변수로 한 LQG/LTR 제어기를 설계하였다. LQG/LTR 설계기법 은 안정도-강인성이 좋은 체계적인 설계기법으로서 전 상태를 측정할 필요 가 없으므로 실제 적용시 효과적이다. 또한 자동차의 제원의 변화에 대한 고 유치의 민감도해석과 새로운 개념으로 안정도-강인성(Robustness)해석을 하 여 수동시스템과 능동시스템의 강인성을 비교하였다.

• 한국소음진동공학회:학술대회논문집
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• 한국소음진동공학회 1994년도 춘계학술대회논문집; 영남대학교, 20 May 1994
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• pp.82-87
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• 1994

자동차 엔진의 주기적인 연소과정 동아네 생성된 힘에 의해 엔진의 크랭크 샤프트에 회전 불균일성이 나타난다. 이것은 엔진 플라이휘일 부분에 비틀림 변동토크를 발생시키고, 이 토크는 클러치를 통하여 변속기의 인풋기어(input gear)에 전달되어 변속기에 비틀림 진동을 일으키는 주요 원인이 된다. 공회전시 변속기에서 기어의 충돌은 주로 이 비틀림 변동토크에 의해 발생하며, 이 충돌은 차내 소음의 원인이 된다. 또한 엔진의 경량화 및 고출력화에 따른 회전수 변동의 증가는 비틀림 변동토크를 증가시켜 변속기에 커다란 진동을 초래한다. 시뮬레이션을 사용한 클러치 비틀림 기구의 적절한 특성치를 구하는 것은 클러치 설계에 효율적이고, 이미 여러 연구 결과들이 보고되었다. H.Arai은 2자유도 비선형 모델을 사용하여 클러치 접속시 발생하는 외란과 계의 안정성을 고려하여 치타음 저감을 위한 시뮬레이션을 수행하였고, S.Ohnuma은 비선형 2단 비틀림 특성을 가진 클러치 디스크의 설계에 대해서, 그리고, T.Fujimoto와 R.J.Comparin는 치타음의 발생구조와 특성을 고찰하고 비선형 비틀림 공진 저감에 의한 치타음 저감 기법에 대하여 연구하였다. 그리고, Wu Hui-Le는 자동차 동력전달계의 비틀림 진동 현상을 실험과 이론적인 계산을 통해 연구하였고, G.J.Fudala는 다자유도 모델을 이용하여 클러치의 비틀림 특성에 따라 주파수분석을 수행하여 치타음 저감 방법을 연구하였다. 또한, T.Sakai는 5자유도 모델을 이용하여 엔진 공회전시 발생하는 치타음에 대해 이론과 실험을 통해 해석하고, 엔진 회전수 변동, 클러치 특성, 변속기의 드래그(drag) 토크의 영향과 치타음 저감을 위한 개선된 클러치 특성을 제시하였다. 클러치는 동력을 전달 또는 차단하는 기능 뿐만 아니라 엔진이나 변속기에서 발생하는 소음이나 진동을 저감시키는 기능을 가지고 있다. 따라서 엔진 공회전시에 발생하는 치타음(rattle noise)이나 비틀림 진동을 저감시키는 방법으로는 여러가지가 있으나 클러치 디스크(clutch disc)의 비틀림 기구의 설계 인자들을 적절히 조절함으로써 변속기의 인풋기어에 전달되는 비틀림 진동을 저감시키는 방법이 일반적으로 수행되어지고 있다. 본 연구는 4 실린더 4 싸이클 1.5L 엔진을 장착한 경승용차의 실차실험을 통해 공회전시 엔진 플라이휘일과 인풋기어에서의 회전수 변동을 측정하고, 이 실험 데이타를 기초로 하여 엔진 토크 및 변속기에서의 드래그 토크를 계산하여 엔진-변속기 인풋기어의 반한정계 2자유도 진동모델과 비틀림 특성을 가진 클러치 디스크의 프리댐퍼 영역에 대해 시뮬레이션을 수행하여 클러치 비틀림 기구의 설계인자인 비틀림 강성, 히스테리시스 토크에 따른 비틀림 진동 저감 효과를 연구하고자 한다.

• 전자공학회논문지
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• 제50권12호
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• pp.80-87
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• 2013

저가, 광대역, 그리고 넓은 이득 제어 범위를 갖는 전자 계측 시스템을 실현하기 위한 정극성 전류 컨베이어(positive polarity current-conveyor : CCII+)를 사용한 새로운 계측 증폭기(instrumentation amplifier : IA)를 설계하였다. 이 IA는 두 개의 CCII+, 세 개의 저항 그리고 한 개의 연산 증폭기(operational amplifier : op-amp)로 구성된다. 동작 원리는 두 입력 전압의 차가 전압 및 전류 폴로워(follower) 사용되는 두 개의 CCII+에 의해 각각 동일한 전류로 변환되고 이 전류는 op-amp의 (+)단자의 저항기와 귀환 저항기를 통과시켜 출력 전압을 구하는 것이다. IA의 동작 원리를 확인하기 위해 AB급 CCII+를 설계하였고 상용 op-amp LF356을 사용하여 IA를 구현하였다. 시뮬레이션 결과 CCII+를 사용한 전압 폴로워는 ${\pm}$4V의 선형범위에서 0.21mV의 오프셋 전압을 갖고 있었다. IA는 1개의 저항기의 저항값 변화로 -20dB~+60dB의 이득을 갖고 있으며, 60dB에 대한 -3dB 주파수는 400kHz이였다. 제안한 IA의 외부의 저항기의 정합이 필요 없고 다른 저항기로 오프셋을 조절할 수 있는 장점을 갖고 있다. 소비전력은 ${\pm}$5V 공급전압에서 130mW이였다.

• 전자공학회논문지
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• 제54권5호
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• pp.24-32
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• 2017

본 논문에서는 생체 신호 처리를 위한 12비트 이상의 고 해상도를 갖는 저 전력 CMOS 4차 델타-시그마 변조기를 설계하였다. 제안하는 4차 델타-시그마 변조기는 시간 분할 기법을 이용하여 회로를 시간에 따라 재구성해 4개의 연산증폭기가 필요한 회로를 1개의 연산증폭기만으로 구동 시켰다. 이를 통하여 일반적인 구조보다 전력소모를 75% 감소시킬 수 있다. 또한 kT/C 잡음과 칩 면적을 고려하여 변조기의 입력단과 출력 단의 커패시터들을 안정적으로 구동하기 위하여 적분기내 가변되는 증폭기를 설계하였다. 첫 번째와 두 번째 클럭 위상에서는 2단 연산 증폭기가 동작하고, 세 번째와 네 번째 위상에서는 1단 연산 증폭기가 동작한다. 이로 인하여 두 가지 위상 조건에서 연산증폭기의 위상여유가 60~90도 이내에 존재하게 하므로서 변조기의 안정성을 크게 향상시켰다. 제안한 변조기는 $0.18{\mu}m$ CMOS N-well 1 poly 6 metal 공정을 이용하여 제작되었으며, 1.8V의 공급전압에서 $354{\mu}W$의 전력소모가 측정되었다. 256kHz의 동작주파수, 128배의 오버샘플링 비율 조건에서 250Hz의 입력 신호를 인가하였을 때, 최대 SNDR은 72.8dB, ENOB은 11.8 비트로 측정되었다. 또한 종합 성능 평가지수인 FOM(Walden)은 49.6pJ/step, FOM(Schreier)는 154.5dB로 측정되었다.

• 대한전자공학회논문지SD
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• 제47권7호
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• pp.61-69
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• 2010

본 논문에서는 기존 폴딩 구조의 A/D 변환기(ADC)가 지닌 경계조건 비대칭 오차를 극복하기 위해 홀수개의 폴딩 블록을 사용한 1.2V 8b 800MSPS CMOS ADC를 제안한다. 제안하는 ADC는 저 전력소모를 위해 폴딩 구조에 저항열 인터폴레이션 기법을 적용하고, 높은 folding rate(FR=9)를 극복하기 위해 cascaded 폴딩 구조를 채택하였다. 특히 폴딩 ADC의 주된 문제인 아날로그 신호의 선형성 왜곡과 offset 오차 감소를 위해 홀수개의 폴딩 블록을 사용하는 신호처리 기법을 제안하였다. 또한 스위치를 사용한 ROM 구조의 인코더를 채택하여 $2^n$ 주기를 가지지 않는 디지털 코드를 일반적인 바이너리 코드로 출력하였다. 제안하는 ADC는 $0.13{\mu}m$ 1P6M CMOS 공정을 사용하여 설계되었으며, 유효면적은 870um$\times$980um이다. 입력주파수 10MHz, 800MHz의 변환속도에서 150mW의 낮은 전력소모 특성을 보이며 SNDR은 44.84dB (ENOB 7.15bit), SFDR은 52.17dB의 측정결과를 확인하였다.

• 대한전자공학회논문지SD
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• 제42권6호
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• pp.1-8
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• 2005

본 논문에서는, 1.8V 6bit 2GSPS Nyquist CMOS A/D 변환기를 제안한다. 6bit의 해상도와 초고속의 샘플링과 입력 주파수를 만족시키면서 저 전력을 구현하기 위하여 Interpolation Flash type으로 설계되었다. 같은 해상도의 Flash A/D 변환기에 비해 프리앰프의 수가 반으로 줄기 때문에 작은 입력 커패시턴스를 가지며 면적과 전력소모 작게 할 수 있다. 또한 본 연구에서는 고속 동작의 문제점들을 해결하기 위하여 새로운 구조의 One-zero Detecting Encoder, Reference Fluctuation을 보정하기 위한 회로, 비교기 자체의 Offset과 Feedthrough에 의한 오차를 최소화하기 위하여 Averaging Resistor와 SNDR을 향상시키기 위한 Track & Hold, 제안하는 Buffered Reference를 설계하여 최종적으로 2GSPS Nyquist 입력의 A/D converter 출력 결과를 얻을 수가 있었다. 본 연구에서는 1.8V의 공급전압을 가지는 0.18$\mu$m 1-poly 3-metal N-well CMOS 공정을 사용하였고, 소비전력은 145mW로 Full Flash 변환기에 비해 낮음을 확인 할 수 있었다. 실제 제작된 칩은 측정결과 2GSPS에서 SNDR은 약 36.25dB로 측정되었고, Static 상태에서 INL과 DNL은 각각 $\pm$0.5LSB 로 나타났다. 유효 칩 면적은 977um $\times$ 1040um의 면적을 갖는다.

• 전자공학회논문지C
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• 제35C권11호
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• pp.21-30
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• 1998

본 논문에서는 FPGA를 이용하여 산업용 구동장치로 널리 사용되고 있는 유도 전동기의 디지털 전류 제어시스템을 구현하였다. 이를 위해 VHDL을 이용하여 FPGA를 설계하였으며 이 FPGA는 PWM 발생부, PWM 보호부, 회전속도 검출부, 프로그램 폭주 방지부, 인터럽트 발생부, 디코더 로직부, 신호 지연 발생부 및 디지털 입·출력부로 각각 구성되어있다. 본 FPGA의 설계시 고속처리의 문제점을 해결하기 위해 클럭전용핀을 활용하였으며 또한 40 MHz에서도 동작할 수 있는 삼각파를 만들기 위해 업다운 카운터와 래치부를 병렬 처리함으로써 고속화하였다. 특히 삼각파와 각종 레지스터를 비교 연산할 때 많은 팬아웃 문제에 따른 게이트 지연(gate delay) 요소를 줄이기 위해 병렬 카운터를 두어 고속화를 실현하였다. 아울러 삼각파의 진폭과 주파수 및 PWM 파형의 데드 타임 등을 소프트웨어적으로 가변 하도록 하였다. 이와 같은 기능들을 FPGA로 구현하기 위하여 퀵로직(Quick Logic)사의 pASIC 2 SpDE와 Synplify-Lite 합성툴을 이용하여 로직을 합성하였다. 또한 Verilog HDL 환경에서 최악의 상황들(worst cases)에 대한 최종 시뮬레이션이 성공적으로 수행되었다. 아울러 구현된 FPGA를 84핀 PLCC 형태의 FPGA로 프로그래밍 한 후 3상 유도전동기의 디지털 전류 제어 시스템에 적용하였다. 이를 위해 DSP(TMS320C31-40 MHz)와 FPGA, A/D 변환기 및 전류 변환기(Hall CT) 등을 이용하여 3상 유도 전동기의 디지털 전류 제어 시스템을 구성하였으며, 디지털 전류 제어의 효용성을 실험을 통해 확인하였다.