최근 다양한 센서를 활용하는 응용분야의 증가로, 가변전송률을 지원하는 무선 통신 시스템의 필요성이 증가하고 있다. 이를 위해 2.45 GHz 주파수 대역을 사용하는 IEEE 802.15.4 LR-WPAN 시스템이 보편적으로 활용되고 있으나, LR-WPAN 시스템은 250 kbps의 단일 전송률만을 지원하고 있어 다양한 센서 네트워크 시스템에 응용되기에는 한계가 존재한다. 따라서, 본 논문에서는 31.25 kbps, 62.5 kbps, 125 kbps의 가변 전송률을 지원할 수 있는 프리앰블 구조를 정의하고, 주파수 오프셋에 강인한 이중 상관알고리즘을 기반으로 저복잡도 특성을 갖는 시간 동기부의 하드웨어 구조를 설계하였다. 제안된 시간 동기부는 18.36 K의 logic slices 및 4개의 DSP48s로 합성되었으며, 기존의 구조 대비 각각 79.1%와 99.4%의 감소를 보였다.
본 논문에서는 두 개의 위상 동기 루프를 구성하여 이중으로 위상 고정시킨 band 위성통신용 국부 발진기를 설계하고 위상 잡음을 분석하였다. 설계된 위상 동기 발진기는 직렬귀환 유전체 공진발진기, 주파수 분주기, 위상검출기, 루프 필터 및 PLL-IC로 구성되어 있으며, 12.6 GHz의 발진 주파수를 2분주시켜 6.3 GHz에서 15.32 dBm의 출력값을 보였다. 제작한 발진기의 위상 잡음은 -81 dBc/Hz@100 Hz, -100.86 dBc/Hz@1 kHz, -111.12 dBc/Hz@10 kHz, -116 dBc/Hz@100 kHz 및 -140.49 dBc/Hz@1 MHz으로 매우 안정되며 우수한 특성을 보였다.
본 논문에서는 54 GHz 대역의 위상 고정 루프에서 사용되기 위한 Ring 발진기를 이용한 3 분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 0.13-${\mu}M$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.8 V의 공급 전압에 대해서 buffer단을 포함하여 70 mW의 전력을 소비하며, 입력 신호가 없을 때 0~1.8 V의 varactor 조정 전압 범위에 대하여 18.92~19.31 GHz에서 자유 발진(free-running oscillation)을 하였다. 0 dBm의 입력 전력에 대해서 1.02 GHz(54.82~55.84 GHz)의 동기 범위(locking range)를 가지며 varactor 조정(0~1.8 V)을 포함한 동작 범위(operating range)는 약 2.4 GHz(54.82~57.17 GHz)를 보였다. 제작된 회로의 크기는 측정 pad를 포함하여 0.42 mm${\times}$0.6 mm이며, pad를 제외한 실제 동작 영역의 크기는 0.099 mm${\times}$0.056 mm이다.
40 Gbit/s 광 시분할 신호(OTDM:optical time-division-multiplexed)로부터 클럭 재생된 10 GHz 신호를 얻기 위해 고조모드잠금된 광섬유 레이저와 TOAD(Terahertz Optical Asymmetric Demultiplexer)를 이용하여 광 위상 동기 회로를 구성하였다. 입력된 40Gbit/s 광 신호 펄스로부터 TOAD를 통과한 펄스의 위상 정보를 이용하여 10 GHz로 위상 동기된 신호를 추출하였다. 추출된 10GHz RF 신호와 주변의 잡음 신호의 비는 40 dB 이상으로 측정되었다. 또한 TOAD에서 위상 정보 추출 과정에 대한 시뮬레이션을 수행하였다. 위상 동기 주파수의 작동범위는 입력 광 펄스의 기본 주파수를 중심으로 10 kHz 이내에서 측정되었다.
채널 상태 정보 (Channel State Information, CSI)를 사용하지 않는 비동기식 복조기를 위한 다중 격자 부호화 연속 위상 주파수 변조 방식 (Multiple Trellis Coded Modulation applied to Continuous Phase Frequency Shift Keying, MTCM/CPFSK)의 성능을 비상관적인 라이시안 페이딩 채널상에서 분석하였다. 복조기에서 신호 판별에 적합한 척도(metric)로 수신 신호와 후보 신호 사이의 제곱 교차 상관값 (squared cross-correlation)을 사용하였으며, 이 때 신호쌍 오류(Pairwise Error Probability, PEP)를 구하였다. 또한, PEP를 이용하여 신호 사이의 등가 정규화 기하 제곱 거리 (Equivalent Normalized Squared Distance, ENSD)를 구하고, 완벽한 CSI를 사용하는 비동기식 MTCM/CPFSK의 ENSD와 비교하였다. 마지막으로, PEP를 변환 함수 상한법(Transfer Function Bounding, TFB)에 대입하여 각각의 방법에 의해 구해진 이론적인 비트 오류 성능(Bit Error Rate, BER)을 비교하고, 모의실험 결과를 통하여 검증하였다.
본 논문에서는 주파수 가변 비동기 모노펄스 시스템에서 추정각 변화량을 최소화하기 위한 모노펄스 기울기 교정 방법을 제시하였다. 이를 위해 우선 안테나 및 RF 수신기의 수신 채널간 이득 및 위상 불균형에 의한 모노펄스 기울기 특성을 분석하였고, 안테나를 포함한 RF 수신기의 채널간 이득 및 위상 불균형을 최소화하기 위한 교정 방법을 제시하였다. 또한, IF 수신기의 채널간 상대 이득 불균형에 의한 영향을 최소화하기 위해 채널 절체를 통한 교정 방법을 제시하였다. 제시된 방법들에 의한 교정 결과, 주어진 주파수 대역폭 내에서의 측정된 평균모노펄스 기울기는 -0.96이 되었으며, 추정각 변화량은 이론값과 유사한 방위각 ${\pm}2^{\circ}$에서 최대 $0.15^{\circ}$, 방위각 $0^{\circ}$에서 최대 $0.03^{\circ}$가 되었다.
본 논문에서는 IEEE 802.113의 표준안에 정의된 OFDM (Orthogoanl Frequency Division Multiplexing) 기반의 무선 LAN 시스템의 수신기를 구현하였다. OFDM 방식은 데이터 전송시 다수의 직교 반송파를 사용하여 병렬전송을 하기 때문에 오류 정정 부호와 함께 사용할 때 고속 데이터 전송시에 나타나는 주파수 선택적 페이딩을 극복할 수 있다. 그러나 수신단에서 동기가 이루어지지 않는 경우 부반송파 사이에 직교성이 파괴되어 채널간 간섭이 발생하여 오류 성능이 크게 저하된다. 따라서 시스템의 동기를 이루기 위해 심볼을 구성하는 부반송파 사이의 위상관계를 이용하여 OFDM 신호의 주파수 옵셋을 추정하였으며 단일탭 등화기를 통하여 채널상의 잡음에 의한 오차를 개선하였다. 효율적인 하드웨어 구성을 위해 이들 블록을 Verilog HDL으로 모델링 하였으며 표준안의 벡터를 이용하여 기능 검증 및 성능 평가를 수행하였다.
본 논문은 DS/CDMA 신호 환경에서 동작하는 배열 안테나 시스템에서 다이버시티 이득을 이용하여 동기 성능을 향상시키는 탐색기를 제안한다. 제안한 PN 동기 검출 방법은, 대부분의 CDMA 기반 신호 환경에서 각 안테나 소자에 유기되는 간섭자의 실수-부 성분과 허수-부 성분이 서로 독립적인 가우시안 채널로 모델링할 수 있다는 사실에 근거를 둔다. 제안한 PN 동기 검출 방법은, 모든 PN 위상 오프셋에서 동기 에너지 값을 구하기 위해, 다수의 수신 신호를 안테나 별로 수신기의 PN과 독립적으로 코릴레이션하여 non-코히런트하게 선형 결합하는 단계인 검색 (searching) 단계와 구한 동기 에너지 값을 락-검출기에서 설정한 최적 기준값과 비교하여 동기 성공 여부를 판단하는 증명 (verification) 단계로 이루어진 single-dwell 방식이다. 본 논문에서는 평균 PN 동기 획득 시간 (Mean Acquisition Time)을 결정짓는 중요한 요소인 다이버시티 이득의 영향에 대해서 분석한다 일반적으로, 평균 PN 동기 획득 시간은 배열 안테나 소자의 수가 증가할수록 감소한다고 알려져 있다. 그러나, 다이버시티 차수 증가에 의한 PN 동기 획득 성능 개선은 포화된다. 따라서, 배열 안테나 수신기에서는 수신기의 동작 SNR 범위와 목표 검출 확률 $P_D$ 및 오-경보 확률 $P_{FA}$를 고려하여, 평균 PN 동기 획득 시간을 최소화하기 위한 최적의 배열 안테나 설계가 필요하다. 제안한 PN 동기 검출 방법의 성능은 주파수 선택적 레일레이 페이딩 채널에서 분석하였으며, 기존 단일 안테나에서의 PN 동기 획득 방법보다 우수함을 검출 확률 $P_D$ 및 오-경보 확률 $P_{FA}$항목에서 검증하였다.
반도체 공정 기술의 발전으로 하나의 칩에 많은 코어가 포함되고 있으며, 전력이나 클럭 스큐 문제들을 해결하기 위한 방안으로 다른 주파수나 위상차를 가지고 있는 여러 개의 클럭을 사용하는 GALS 기법이 사용되고 있다. GALS에서는 송수신부 사이에서 동기화 문제를 해결하기 위하여 동기회로가 사용된다. 본 논문에서는 180nm CMOS 공정 파라미터를 사용하여 온도, 전원전압, 트랜지스터의 크기에 따라 동기회로 설계에 필요한 DFF의 준비시간(setup time)과 유지시간(hold time)를 측정하였다. HSPICE의 이분법을 이용한 모의실험 결과에서 준비시간과 유지시간의 크기는 전원 전압의 크기에 반비례하고, 온도에 비례하였다. 그리고 유지시간은 음의 값으로 측정되었다.
본 논문에서는 DS-CDMA 시스템을 위한 적응 혼합 검색형 동기획득 알고리즘의 성능을 저속 페이딩 환경에서 해석한다. 먼저, CDMA 순방향 링크에서의 간섭의 불안정성 (nonstationarity)에 효율적으로 대처하기 위해 CFAR (constant false alarm rate) 특성을 갖도록 동기획득 알고리즘을 설계한다. 설계된 알고리즘의 평균 동기획득 시간 (mean acquisition time)을 이론적으로 해석하고 주파수 선택성 레일라이 페이딩 환경에서 신호탐지 확률, 탐지실패 확률, 및 오경보 율을 유도한다. 성능 해석 시 저속 페이딩 환경을 고려해, 수신 신호의 포락선이 PDI(post-detection integration) 구간 동안 일정하다고 가정한다. 끝으로 설계된 동기획득 알고리즘 대하여 부 윈도우 (sub-window)의 크기, PDI 크기, 판정 임계치 등에 따른 동기획득 성능의 변화를 cdma2000 환경을 고려하여 분석한다.
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[게시일 2004년 10월 1일]
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