Reduced State Graph Generation for Efficient Synthesis of Asynchronous Circuits with Timing Constraints (시간제약조건을 가진 비동기 회로의 효율적 합성을 위한 축소상태그래프의 생성)
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- Proceedings of the Korean Information Science Society Conference
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- 2001.10a
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- pp.610-612
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- 2001