Reduced State Graph Generation for Efficient Synthesis of Asynchronous Circuits with Timing Constraints

시간제약조건을 가진 비동기 회로의 효율적 합성을 위한 축소상태그래프의 생성

시간 제약 조건을 가진 타임드 페트리넷으로부터 최적화된 비동기식 제어회로를 생성하기 위해서는 시간 분석을 통하여 도달 가능한 상태만으로 구성된 축소 상태 그래프를 생성하는 작업이 매우 중요하다. 본 논문에서는 기존의 방법들이 적용 가능한 타임드 페트리넷의 범주에 제약을 가하거나 혹은 회로의 합성과는 직접적인 상관없이 시간 분석을 위하여 대규모의 시간 상태 그래프를 부가적으로 생성하는 문제를 해결하기 위하여 타임드 페트리넷으로부터 축소된 시간 상태 그래프를 직접적으로 생성하는 방법을 제안 한다 실험 결과는 제안된 방법이 모든 범주의 타임드 페트리넷으로부터 빠른 시간 내에 합성에 충분한 축소된 상태그래프를 생성함을 보여준다.