• 한국정보통신학회논문지
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• 제18권5호
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• pp.1155-1161
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• 2014

본 논문에서는 DC-DC 부스트 컨버터의 최소 입력전압을 250mV 까지 낮출 수 있도록 하는 저전압 스타트업 전압 발생기를 제안 하였다. 제안된 스타트업 전압 발생기는 250mV의 입력전압을 500mV 이상으로 승압시켜 커패시터에 충전한다. 이후, 커패시터에 저장된 전압으로 부스트 컨버터를 시동시킴으로써, 250mV의 낮은 입력 전압에서도 부스트 컨버터가 동작을 시작할 수 있도록 하였다. 부스트 컨버터가 정상 동작한 후에는, 부스트 컨버터에 의하여 만들어지는 승압된 출력전압을 다시 부스트 컨버터의 전원으로 사용하게 함으로써, 스타트업 동작 후에는 기존 부스트 컨버터와 동일한 높은 전력 변환 효율로 동작 하도록 하였다. 제안된 스타트업 전압 발생기는 낮은 입력전압에서 트랜지스터의 바디전압을 조절하여 트랜지스터의 문턱전압을 낮춤으로써, 입력전압을 승압시키는 딕슨 차지펌프에 높은 클럭 주파수와 큰 전류를 공급하도록 하였다. 제안된 스타트업 전압 발생기는 $0.18{\mu}m$ CMOS 공정으로 제작되었으며, 250mV의 입력전압에서 생성된 클럭 주파수와 출력전압은 각각 34.5kHz와 522mV였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 전력전자학술대회 논문집
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• pp.313-314
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• 2015

본 논문은 3상 4선식 인버터를 이용하여 임의의 전압 파형을 발생하기 위한 우수한 성능의 폐루프 전압 제어기를 제안하고 제어 이득 설정 방법을 제시한다. 먼저, 임의 파형 발생기에 사용된 3상 4선식 인버터 및 LC 필터 회로 구조를 분석하고, 이를 기반으로 한 전압 제어기 구조를 제안한다. 제안된 전압 제어기는 폐루프 형태의 PI 전압 제어기를 사용하고, 과도 특성 개선 및 부하 전류로 인한 전압 왜곡 방지를 위해 인버터 전류 및 부하 전류 정보를 전향 보상에 사용한다. 실험을 통해 전압 지령에 대한 응답 특성이 향상되는 것을 확인할 수 있다.

• 대한전자공학회논문지SD
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• 제38권4호
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• pp.9-9
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• 2001

반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2015년도 추계학술대회 논문집
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• pp.179-180
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• 2015

본 논문에서는 변압기 기반 전압변동 발생기의 외란 발생 동작 시 부하단의 전압 특성을 분석하였다. 부하 역률에 따른 전압강하의 차이를 분석하였고 역률이 0.8 지상인 경우 전압강하가 가장 크게 발생함을 실험을 통하여 확인하였다.

• 전력전자학회논문지
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• 제15권5호
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• pp.411-416
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• 2010

본 논문에서는 변압기 기반 전압변동 발생기의 직렬변압기에 의한 전압강하 특성을 분석하였다. 전압변동 발생기의 회로구성 방식에는 여러 가지가 있으나 본 논문에서는 비교적 비용이 저렴하고 신뢰도가 높은 직렬변압기를 사용한 방식에 대해 다루고자 한다. 직렬변압기에 의한 전압강하는 변압기의 %Z와 부하용량 및 부하역률에 의해 결정된다. 직렬변압기의 설계가 잘못되면 전압강하가 심각하게 발생하여 제대로 된 성능을 확보할 수 없다. 본 논문에서는 10kVA급 전압변동 발생기에 대해 %Z가 4%인 직렬변압기를 사용한 경우 부하역률에 따른 전압강하를 분석하였으며 지상 부하일수록 전압강하가 증가하고 역률이 0.85 지상인 경우 전압강하가 4% 발생함을 시뮬레이션 및 실험을 통하여 확인하였다.

• 한국정보통신학회논문지
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• 제21권7호
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• pp.1261-1266
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• 2017

지연 시간 전압 분산 변환기 (DVVC) 및 평균 회로 (AC)가 있는 지터 억제 지연 고정 루프 (DLL) 기반 클록 발생기를 제안하였다. 제안한 클록 발생기는 지연고정루프에서 무작위로 발생하는 지터와 회로의 구조에 의해 발생하는 지터를 억제하도록 하였다. 지연 시간 전압 분산 변환기는 각 지연단의 지연 차이를 감지하고 출력 전압을 생성한다. 평균회로는 두개의 연속되는 지연 시간 전압 분산 변환기의 출력 전압을 평균화 한다. 지연 시간 전압 분산 변환기 및 평균 회로는 연속적인 지연단의 지연 시간을 평균화하고 모든 지연단의 지연 시간을 동일하게 만든다. 또한 루프필터 출력 전압의 변동을 줄이기 위해 부궤환 기능으로 효과적인 작동을 하는 스위치가 있는 커패시터가 도입되었다. One-poly six-metal $0.18{\mu}m$ CMOS 공정으로 제작 된 DLL 기반 클록 발생기의 측정 결과는 13.4 ps rms 지터특성을 보여준다.

• 전자공학회논문지
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• 제51권6호
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• pp.63-70
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• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2013년도 전력전자학술대회 논문집
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• pp.43-44
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• 2013

정상분과 역상분의 전압이 존재하는 삼상 계통의 전압 불평형은 dq 변환에서 맥동전압 성분을 발생시킨다. 인버터의 동작을 위한 PLL의 위상 추적 능력은 맥동 전압에 의해 감소하게 된다. 정상분과 역상분의 분리를 통해 맥동 성분의 제거가 가능하지만 복잡한 PLL 구성을 갖는다. 본 연구는 불평형 상태에서 발생하는 dq 성분의 주파수가 기본파의 짝수 배만 존재하는 성질을 이용하여 comb 필터를 PLL 제어기에 적용하였다. 전압 불평형 및 고조파 성분에 대해서도 맥동 없는 dq 전압 획득이 가능하다. 기본 PLL 제어기에 단순 시간지연의 comb 필터로 견실한 PLL 제어기가 얻어진다. 제안된 PLL 제어기는 시뮬레이션으로 성능을 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2012년도 전력전자학술대회 논문집
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• pp.550-551
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• 2012

정밀한 작업 공정을 요구하는 산업 현장의 전압 새그 보상이나 각종 장비의 전력 품질 시험을 하기 위해서는 전압 새그 발생의 환경 요건이 필요하다. 그러나 3상 계통 전압은 사용자가 임의로 전압 새그를 발생시킬 수 없기 때문에 장비의 성능 검사 및 각종 시험을 하기가 어렵다. 현재, 여러 가지 전압 새그 보상장치가 개발되고 있으며 이러한 장비의 성능을 검증하기 위해서는 가격이나 품질 면에서 우수한 전압 새그 발생기가 필요하다. 전압 새그 발생기를 통한 시험으로 전압 새그 보상장치의 신뢰도 향상과 예기치 못한 상황에 대한 대책을 강구할 수 있다. 본 논문에서는 전압 새그의 크기와 위상, 그리고 발생하는 구간을 조절할 수 있는 3상 전압 새그 발생장치를 설계하고 그 동작을 3kVA 프로토타입을 제작하여 확인하였다.

• 전자공학회논문지
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• 제53권9호
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• pp.54-61
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• 2016

본 논문에서는 6 Gbps 고속 double data rate(DDR) 인터페이스를 위한 기준 전압 발생기와 선형 등화기를 포함하는 단일 종단 수신기를 제안한다. 제안하는 단일 종단 수신기는 낮은 전압 레벨의 입력 신호에 대해 전압 이득을 증가시키기 위해 공통 게이트 증폭기를 사용한다. 저주파의 이득을 줄이고 고주파 피킹 이득을 발생시키는 연속 시간 선형 등화기가 공통 게이트 증폭기에서의 구현을 위해 제안된다. 또한, 공통 게이트 증폭기의 오프셋 노이즈를 줄임으로 전압이득을 극대화하기 위해 기준 전압 발생기가 구현된다. 제안하는 기준 전압 발생기는 디지털 평준화 기법에 의해 2.1 mV의 해상도로 제어된다. 제안된 단일 종단 수신기는 공급전압 1.2 V의 65 nm CMOS 공정에서 설계되었으며 6 Gbps의 동작속도에서 15 mW의 전력을 소모한다. 설계된 등화기는 저주파에서의 이득 대비 3 GHz 주파수에서의 피킹 이득을 5 dB 이상 증가시킨다.