• Journal of the Korea Institute of Information and Communication Engineering
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• v.18 no.5
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• pp.1155-1161
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• 2014

This paper proposes a start-up voltage generator for reducing the minimum input supply voltage of DC-DC boost converters to 250mV. The proposed start-up voltage generator boosts 250mV input voltage to over 500mV to charge the capacitor for starting the boost converter. After the boost converter operates initially with the supply voltage charged in the capacitor, it uses its boosted output voltage for the supply voltage. Therefore, after the start-up operation, the proposed DC-DC boost converter works as the same as the conventional one. The proposed start-up voltage generator reduces the threshold voltage of the transistors by adjusting the body voltage at a low input voltage. This causes the higher clock frequency and the larger current to a Dickson charge-pump for boosting the input voltage. The proposed start-up voltage generator was implemented with a $0.18{\mu}m$ CMOS process. Its clock frequency and output voltage were 34.5kHz and 522mV at 250mV input voltage, respectively.

• Proceedings of the KIPE Conference
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• 2015.07a
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• pp.313-314
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• 2015

본 논문은 3상 4선식 인버터를 이용하여 임의의 전압 파형을 발생하기 위한 우수한 성능의 폐루프 전압 제어기를 제안하고 제어 이득 설정 방법을 제시한다. 먼저, 임의 파형 발생기에 사용된 3상 4선식 인버터 및 LC 필터 회로 구조를 분석하고, 이를 기반으로 한 전압 제어기 구조를 제안한다. 제안된 전압 제어기는 폐루프 형태의 PI 전압 제어기를 사용하고, 과도 특성 개선 및 부하 전류로 인한 전압 왜곡 방지를 위해 인버터 전류 및 부하 전류 정보를 전향 보상에 사용한다. 실험을 통해 전압 지령에 대한 응답 특성이 향상되는 것을 확인할 수 있다.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.38 no.4
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• pp.9-9
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• 2001

반도체 소자가 소형화 되면서 소자의 신뢰성을 유지하고 전력 소모를 줄이기 위해 기가-비트 DRAM의 동작 전압은 1.5V 이하로 줄어들 것으로 기대된다. 따라서 기가-비트 DRAM을 구현하기 위해 저전압 회로 설계 기술이 요구된다. 이 연구에서는 지금까지 발표된 저전압 DRAM 회로 설계 기술에 대한 조사결과를 기술하였고, 기가-비트 DRAM을 위해 4가지 종류의 저전압 회로 설계 기술을 새로이 제안하였다. 이 4가지 저전압 회로 설계 기술은 subthreshold 누설 전류를 줄이는 계층적 negative-voltage word-line 구동기, two-phase VBB(Back-Bias Voltage) 발생기, two-phase VPP(Boosted Voltage) 발생기와 밴드갭 기준전압 발생기에 대한 것인데, 이에 대한 테스트 칩의 측정 결과와 SPICE 시뮬레이션 결과를 제시하였다.

• Proceedings of the KIPE Conference
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• 2015.11a
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• pp.179-180
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• 2015

본 논문에서는 변압기 기반 전압변동 발생기의 외란 발생 동작 시 부하단의 전압 특성을 분석하였다. 부하 역률에 따른 전압강하의 차이를 분석하였고 역률이 0.8 지상인 경우 전압강하가 가장 크게 발생함을 실험을 통하여 확인하였다.

• The Transactions of the Korean Institute of Power Electronics
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• v.15 no.5
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• pp.411-416
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• 2010

A voltage drop characteristics of a transformer-based voltage disturbance generator with series transformers is analysed. It is well known that a voltage disturbance generator with series transformer is cost-effective and reliable compared with other types. The voltage drop depends on the %Z of the transformer, power rating, and output power factor. A wrong design of the transformer results in a severe voltage drop, which can not guarantee the proper performance of the generator. The voltage drop is analysed under the condition of 10kVA output power rating and 4% of %Z with the variation of power factor. It is found through simulations and experiments that the drop increases as the power factor decreases in lagging mode, and the drop is 4% of the rated voltage in case of 0.85 lagging power factor.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.21 no.7
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• pp.1261-1266
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• 2017

A random and systematic jitter suppressed delay locked loop (DLL)-based clock generator with a delay-time voltage variance converter (DVVC) and an averaging circuit (AC) is presented. The DVVC senses the delay variance of each delay stage and generates a voltage. The AC averages the output voltages of two consecutive DVVCs to suppress the systematic and random delay variance of each delay stage in the VCDL. The DVVC and AC averages the delay time of successive delay stages and equalizes the delay time of all delay stages. In addition, a capacitor with a switch working effectively as a negative feedback function is introduced to reduce the variation of the loop filter output voltage. Measurement results of the DLL-based clock generator fabricated in a one-poly six-metal $0.18{\mu}m$ CMOS process shows 13.4-ps rms jitter.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.6
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• pp.63-70
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• 2014

A low-N phase-locked loop clock generator with frequency multiplier is proposed to improve phase noise characteristic. Delay-variance voltage converter (DVVC) generates output voltages according to the delay variance of delay stages in voltage controlled oscillator. The output voltages of average circuit with the output voltages of DVVC are applied to the delay stages in VCO to reduce jitter. The HSPICE simulation of the proposed phase-locked loop clock generator with a $0.18{\mu}m$ CMOS process shows an 11.3 ps of peak-to-peak jitter.

• Proceedings of the KIPE Conference
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• 2013.07a
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• pp.43-44
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• 2013

정상분과 역상분의 전압이 존재하는 삼상 계통의 전압 불평형은 dq 변환에서 맥동전압 성분을 발생시킨다. 인버터의 동작을 위한 PLL의 위상 추적 능력은 맥동 전압에 의해 감소하게 된다. 정상분과 역상분의 분리를 통해 맥동 성분의 제거가 가능하지만 복잡한 PLL 구성을 갖는다. 본 연구는 불평형 상태에서 발생하는 dq 성분의 주파수가 기본파의 짝수 배만 존재하는 성질을 이용하여 comb 필터를 PLL 제어기에 적용하였다. 전압 불평형 및 고조파 성분에 대해서도 맥동 없는 dq 전압 획득이 가능하다. 기본 PLL 제어기에 단순 시간지연의 comb 필터로 견실한 PLL 제어기가 얻어진다. 제안된 PLL 제어기는 시뮬레이션으로 성능을 확인하였다.

• Proceedings of the KIPE Conference
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• 2012.07a
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• pp.550-551
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• 2012

정밀한 작업 공정을 요구하는 산업 현장의 전압 새그 보상이나 각종 장비의 전력 품질 시험을 하기 위해서는 전압 새그 발생의 환경 요건이 필요하다. 그러나 3상 계통 전압은 사용자가 임의로 전압 새그를 발생시킬 수 없기 때문에 장비의 성능 검사 및 각종 시험을 하기가 어렵다. 현재, 여러 가지 전압 새그 보상장치가 개발되고 있으며 이러한 장비의 성능을 검증하기 위해서는 가격이나 품질 면에서 우수한 전압 새그 발생기가 필요하다. 전압 새그 발생기를 통한 시험으로 전압 새그 보상장치의 신뢰도 향상과 예기치 못한 상황에 대한 대책을 강구할 수 있다. 본 논문에서는 전압 새그의 크기와 위상, 그리고 발생하는 구간을 조절할 수 있는 3상 전압 새그 발생장치를 설계하고 그 동작을 3kVA 프로토타입을 제작하여 확인하였다.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.9
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• pp.54-61
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• 2016

A 6-Gbps single-ended receiver with a linear equalizer and a self-reference generator is proposed for a high-speed interface with the double data rate. The proposed single-ended receiver uses a common gate amplifier to increase a voltage gain for an input signal with low voltage level. The continuous-time linear equalizer which reduces gain to the low frequencies and achieves high-frequency peaking gain is implemented in the common gate amplifier. Furthermore, a self-reference generator, which is controlled with the resolution 2.1 mV using digital averaging method, is implemented to maximize the voltage margin by removing the offset noise of the common gate amplifier. The proposed single-ended receiver is designed using a 65-nm CMOS process with 1.2-V supply and consumes the power of 15 mW at the data rate of 6 Gbps. The peaking gain in the frequency of 3 GHz of the designed equalizer is more than 5 dB compared to that in the low frequency.