• 한국전자파학회논문지
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• 제17권3호
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• pp.249-258
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• 2006

본 논문에서는 새로운 구조의 헬리컬 안테나를 UHF 대역 RFID 리더용 안테나로 제안하였다. 제안된 헬리컬 안테나는 안테나의 선로가 다각 구조의 외부단에서 내부단으로 감겨 들어가는 형태를 가져 복사 이득과 복사 패턴의 조절이 용이하고, 감긴 선로의 수평 회전각과 수직 회전각을 조절하여 양질의 원형 편파를 복사할 수 있다. 세부적인 안테나 설계 변수는 Pareto 유전자 알고리즘을 사용하여 RFID 리더 특성에 적합하도록 최적화 시켰다. 최적화된 RFID 리더 안테나들 중 2단 구조의 표본 안테나를 선별하여 유연한 유전체인 종이 위에 스트립 선로로 제작하였으며, 제작된 안테나의 측정간을 시뮬레이션 결과와 비교, 분석하였다. 제작된 안테나는 kr=3.2의 크기를 가지며 21.4 %의 반사 손실 대역폭, 31.9 %의 원형 편파 대역폭, 약 $5.5m^2$의 인식 영역 특성을 보였다. 안테나 선로의 전류 분포와 선로 구조의 민감도를 조사한 결과, 급전 부위 근처에서 선로가 $0.25{\lambda}$ 정합기로 동작하게 되어 광대역의 정합 특성을 가지며, 꺾이는 스트립 선로 구조는 최적의 진행파를 형성하여 양질의 원형 편파를 발생시키는 것을 확인하였다.

• 전자공학회논문지SC
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• 제42권6호
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• pp.23-36
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• 2005

PLL은 통신을 포함한 여러 분야에서 광범위 하게 사용된다. 본 논문에서는 향상된 부스큐 지연 방식을 이용한 고속 VCO와 이를 이용한 PLL을 제안하였다. 제안한 VCO와 PLL은 0.18um CMOS 공정을 기본으로 하여 1.8V의 전원전압에서 동작 하도록 설계되었다. 제안한 VCO는 서브 피드백 루프를 패스 트랜지스터로 설계 하였으며, 이 패스 트랜지스터는 NMOS PMOS가 사용되어서 주파수 이득이 반대인 2개의 주파수 제어전압이 필요하게 되며, 이로 인해 우수한 잡음 성능을 가지게 된다. 또한, 이 서브 피드백 루프와 부 스큐 지연방식은 보다 높은 주파수를 생성하게 된다. 실제 제안한 회로의 검증을 위하여 7단의 링 구성의 VCO를 설계하였으며, 설계된 VCO는 $3.2GHz\~6.3GHz$로 동작하며, 1MHz 오프셋 주파수에서 -128.8dBc/Hz의 위상잡음성능을 가짐을 검증 하였다. 이때의 전원 전압은 1.8V이며 VCO의 소비 전류는 3.8mA이다. 그리고 제안한 VCO를 이용하여 설계된 이중 루프 필터 구조의 PLL이 5GHz 대역에서 안정적으로 동작함을 검증하였다. 따라서, 제안한 VCO가 고주파 대역읜 통신기기에서 LC 공진회로를 대체 할 수 있음을 보였다. 본 논문에서 제안한 회로는 0.18um TSMC 라이브러리를 기본으로 하여 설계 하였다.

• 한국진공학회지
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• 제20권2호
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• pp.77-85
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• 2011

실리콘(Si)에 비해 상대적으로 밴드 갭이 작고, 열전도도가 낮으며, 기존의 Si 반도체 공정 기술과 호환이 가능한 실리콘-게르마늄(SiGe) 합금은 트랜지스터, 광수신 소자, 태양전지, 열전 소자 등 다양한 전자 소자에서 사용되고 있다. 본 논문에서는 SiGe 합금이 전자소자에 응용되는 원리 및 응용과 관련된 기술적인 논제들을 고찰한다. Si에 비해 밴드 갭이 작은 게르마늄(Ge)이 그 구성 원소인 SiGe 합금의 밴드 갭은 Si과 Ge의 분률과 상관없이 항상 Si의 밴드 갭 보다 작다. 이러한 SiGe의 작은 밴드 갭은 전류 이득의 손실 없이 베이스 두께를 감소시키는 것을 가능하게 하여 바이폴라 트랜지스터의 동작속도를 향상시킨다. 또한, Si이 흡수하지 못하는 장파장 대의 빛을 SiGe이 흡수하여 광전류를 생성하게 함으로써 태양전지의 변환효율을 증가시킨다. 질량이 서로 다른 Si 및 Ge 원소의 불규칙적인 분포에 의해 발생하는 포논 산란 효과 때문에 SiGe 합금은 순수한 Si 및 Ge과 비교할 때 낮은 열전도도를 갖는다. 낮은 열전도도 특성의 SiGe 합금은 전자 소자 구조 내에서의 열 손실을 억제하는데 효과가 있으므로 Si 반도체 공정 기반의 열전 소자의 구성 물질로서 활용이 기대된다.

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.98-106
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• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 전자공학회논문지
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• 제53권5호
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• pp.87-97
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• 2016

본 논문에서는 시분할 기법을 적용하여 AMOLED 컬럼 구동회로용 DAC의 유효 채널 면적을 최소화한 2단 저항 열 기반의 10비트 DAC를 제안한다. 제안하는 DAC는 시분할 기법 기반의 DEMUX, 6비트 및 4비트의 2단 저항 열 구조를 기반으로 하는 롬 구조의 디코더를 2단계로 사용하여 기존의 디스플레이용 DAC보다 빠른 변환속도를 가지는 동시에 하나의 패널 컬럼 구동을 위한 DAC의 유효 면적을 최소화하였다. 두 번째 단 4비트 저항 열에서는 DAC 채널의 면적과 부하 영향을 줄이는 동시에 버퍼 증폭기로 인한 채널 간 오프셋 부정합을 제거하기 위해 기존의 단위-이득 버퍼 대신 간단한 구조의 전류원으로 대체하였다. 제안하는 1:24 DEMUX는 하나의 클록과 5비트 2진 카운터만을 사용하여, 하나의 DAC 채널이 24개의 컬럼을 순차적으로 구동할 수 있도록 하였다. 각 디스플레이 컬럼을 구동하는 출력 버퍼 입력 단에는 0.9pF의 샘플링 커패시터와 작은 크기의 source follower를 추가하여 top-plate 샘플링 구조를 사용하면서 채널 전하 주입에 의한 영향을 최소화하는 동시에 출력 버퍼의 신호정착 정확도를 향상시켰다. 제안하는 DAC는 $0.18{\mu}m$ CMOS 공정으로 제작하였으며, DAC 출력의 정착 시간은 입력을 '$000_{16}$'에서 '$3FF_{16}$'으로 인가했을 때 62.5ns의 수준을 보인다. 제안하는 DAC 단위 채널의 면적 및 유효 채널 면적은 각각 $0.058mm^2$ 및 $0.002mm^2$이며, 3.3V의 아날로그 및 1.8V의 디지털 전원 전압에서 6.08mW의 전력을 소모한다.

• 한국진공학회:학술대회논문집
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• 한국진공학회 2011년도 제41회 하계 정기 학술대회 초록집
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• pp.134-135
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• 2011

양자점은 전자와 양공을 3차원으로 속박 시키므로 기존의 bulk나 양자우물보다 양자점을 이용한 레이저 다이오드의 경우 낮은 문턱 전류, 높은 미분이득 및 온도 안전성의 장점이 있을 거라 기대되고 있다. 그러나, 양자점은 낮은 areal coverage 때문에 높은 속박효율을 얻지 못하고 있다. 이러한 양자점의 문제점을 해결하기 위해 양자점을 양자우물 안에 성장시켜 운반자들의 포획을 향상시키는 방법들이 연구되고 있다. 양자우물 안에 양자점을 넣으면 양자우물이 운반자들의 포획을 증가 시키고, 열적 방출도 억제하여 온도 안정성이 향상 되는 것으로 알려져 있다. 광통신 대역의 1.3 ${\mu}m$ 경우, GaAs계를 이용하여 InAs 양자점을 strained InGaAs 박막을 우물층으로 한 dot-in-a-well 구조의 연구는 몇몇 보고된 바 있다. 그러나 InP계를 사용하는 1.55 ${\mu}m$ 대역에서 dot-in-a-well구조의 연구는 아직 미미하다. 본 연구에서는 유기 금속 화학 증착법(metal organic chemical vapor deposition)을 이용하여 InP 기판 위에 InAs 양자점을 자발성장법으로 성장하였으며 dot-in-a-well 구조에서 우물층으로 1.35 ${\mu}m$ 파장의 $In_{0.69}Ga_{0.31}As_{0.67}P_{0.33}$ (1.35Q)를, 장벽층으로는 1.1 ${\mu}m$ 파장의 $In_{0.85}Ga_{0.15}As_{0.32}P_{0.68}$(1.1Q)를 사용하였다. 양자우물층과 장벽층은 모두 InP 기판과 격자가 일치하는 조건으로 성장하였다. III족 원료로는 trimethylindium (TMI)와 trimethylgalium (TMGa)을 사용하였으며 V족 원료 가스로는 $PH_3$ 100%, $AsH_3$ 100%를, carrier gas로는 $H_2$를 사용하였다. InP buffer층의 성장 온도는 640$^{\circ}C$이며 양자점 성장 온도는 520$^{\circ}C$이다. 양자점 형성은 원자력간 현미경(Atomic force microscopy)를 이용하여 확인하였으며, 박막의 결정성은 쌍결정 회절분석(Double crystal x-ray deffractometry)를 이용하여 확인하였다. 확인된 성장 조건을 이용하여 양자점 시료를 성장하였으며 광여기분광법(Photoluminescence)을 이용하여 광특성을 분석하였다. Fig. 1은 dot in a barrier 와 dot-in-a-well 시료의 성장구조이다. Fig. 1(a)는 일반적인 dot-in-a-barrier 구조로 InP buffer층을 성장하고 1.1Q를 100 nm 성장한 후 양자점을 성장하였다. 그 후 1.1Q 100 nm와 InP 100 nm로 capping하였다. Fig. 1(b)는 dot-in-a-well 구조로 InP buffer층을 성장하고 1.1Q를 100 nm 성장 후 1.35Q 우물층을 4 nm 성장하였다. 그 위에 InAs 양자점을 성장하였다. 그 후에 1.35Q 우물층을 4 nm 성장하고 1.1Q 100 nm와 InP 100 nm로 capping하였다. Fig. 2는 dot-in-a-barrier 시료와 dot-in-a-well 시료의 상온 PL data이다. Dot-in-a-barrier 시료의 PL 파장은 1544 nm이며 반치폭은 79.70 meV이다. Dot-in-a-well 시료의 파장은 1546 nm이며 반치폭은 70.80 meV이다. 두 시료의 PL 파장 변화는 없으며, 반치폭은 dot-in-a-well 시료가 8.9 meV 감소하였다. Dot-in-a-well 시료의 PL peak 강도는 57% 증가하였으며 적분강도(integration intensity)는 45%가 증가하였다. PL 데이터에서 높은 에너지의 반치폭 변화는 없으며 낮은 에너지의 반치폭은 8 meV 감소하였다. 적분강도 증가에서 dot-in-a-well 구조가 dot-in-a-barrier 구조보다 전자-양공의 재결합이 증가한다는 것을 알 수 있으며, 반치폭 변화로부터 특히 높은 에너지를 갖는 작은 양자점에서의 재결합이 증가 된 것을 알 수 있다. 이는 양자우물이 장벽보다 전자-양공의 구속력을 증가시키기 때문에 양자점에 전자와 양공의 공급을 증가시키기 때문이다. 따라서 낮은 에너지를 가지는 양자점을 모두 채우고 높은 에너지를 가지는 양자점까지 채우게 되므로, 높은 에너지를 가지는 양자점에서의 전자-양공 재결합이 증가되었기 때문이다. 뿐만 아니라 파장 변화 없이 PL peak 강도와 적분강도가 증가하고 낮은 에너지 쪽의 반치폭이 감소한 것으로부터 에너지가 낮은 양자점보다는 에너지가 높은 양자점에서의 전자-양공 재결합율이 급증하였음을 알 수 있다. 우리는 이와 같은 연구에서 InP계를 이용해 1.55 ${\mu}m$에서도 dot in a well구조를 성장 하여 더 좋은 특성을 낼 수 있으며 앞으로 많은 연구가 필요할 것이라 생각한다.

• 한국전자파학회논문지
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• 제13권7호
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• pp.667-678
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• 2002

본 논문에서는 구형 빔 패턴 형성을 위한 다층 이차원 원형 도체 배열을 갖는 새로운 방사 구조를 제안하였다. 새로운 방사 구조는 방사 원형 도파관 위에 유한하게 적층된 원형 도체 배열 소자들이 무한적, 주기적 평면 배열 구조를 갖는다. 이론적 해석은 rigid full-wave 해석 방법으로 배열 구조의 각 영역에서의 전자장에 대한 모드 전개식과 원형 도체상의 전류에 대한 모드 전개식에 바탕을 두고 상세히 수행되었으며, 함수의 직교성, 모드 정합 방법, 경계조건 그리고 Galerkin 방법을 사용하여 선형 대수 방정식 시스템을 유도하였다. 또한, Gauss 소거법을 사용하여 배열 특성 계산에 필요한 미지의 진폭 계수들을 얻었다. 제안된 알고리듬은 Ka대역에서 $\pm$20$^{\circ}$의 빔 폭을 갖는 구형 빔 패턴 형성을 위한 배열 설계에 사용되었으며, 일반적인 응용을 위해 파장으로 정규화된 최적화 설계 변수들을 제시하였다. 시뮬레이션 결과와 실험 결과들을 서로 비교하기 위해, 대칭적으로 19개의 방사 소자를 갖는 Ka 대역 실험 시제품을 제작하였다. 방사 원형 도파관 개구면 위에 적층된 원형 도체 배열 구조는 얇은 필름상에 이온-빔 증착 방법을 사용하여 구현되었다. 계산된 단위소자 패턴들과 시제품의 측정된 단위소자 패턴들은 빔 스캔 범위 내에서 거의 일치함을 보여주었으며, 사이드 로브 레벨과 그레이팅 로브 레벨에 대한 결과 분석도 이루어졌다 또한, 정 방향에서 다층 원형 도체 구조에 의해 생길 수 있는 blindness 현상에 대하여 언급하였다. 제작된 시제품의 입력 VSWR은 1.14 보다 작았으며, 29.0 GHz, 29.5 GHz 그리고 30 GHz에서 측정된 이득은 각각 10.2 dB, 10.0 dB 그리고 10.7 dB 였다. 실험 및 시뮬레이션 결과들은 제안된 다층 원형 도체 배열 구조가 효율적인 구형 빔 패턴을 형성할 수 있음을 보여 주었다.능성을 시도하였고, 그 결과는 다음과 같다. 1. Cholesterol을 제거한 cheese의 제조에서 최적조건은 균질압력 1200psi(70kg$cm^2$), 균질온도 $70^{\circ}$, $\beta$-cyclodextrin 첨가량 2%였으며, 이때 우유의 cholesterol의 제거율이 86.05%로 가장 높게 나타났다. 2. Cholesterol을 제거한 cheese들의 수율은 모두 12.53%(control 10.54%) 이상으로 균질 처리가 cheese의 수율을 18.88%이상 향상시키는 것으로 나타났다. 3. 유지방 함량 23.80%인 control 치즈의 cholesterol 함량은 81.47mg/100g이었고, 균질압력 1200psi(91kg/$cm^2$)에 $\beta$-cyclodextrin 2%를 첨가한 cheese에서는 cholesterol 함량이 20.15mg/100g으로 cholesterol 제거율이 75.27%로 가장 높게 나타났다. 4. Meltability는 균질압력 1200psi(91kg/$cm^2$)에 $\beta$-cyclodextrin 1과 2%로 처리한 치즈에서 2.25cm(control 3.34cm)로 가장 낮았으며, 균질압력이 증가할수록 meltability가 감소하여 치즈의 품질을 저하시켰다. 5. Control 치즈의 stretchability는 30cm 이상 늘어나 가장 양호한 수치인 5점을 나타낸 반면, cholesterol을 제거한 cheese에서는 5~10cm 사이를 나타내어 2점으로 stretchability가 저하된 것을 볼 수 있었다. 6. Oiling off는 균질압력 1200psi(91kg/$cm^2$)에 $\beta$-cyclodextrin 1과 2%로 처리한 치즈에서