• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2003년도 하계종합학술대회 논문집 II
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• pp.1129-1132
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• 2003

본 논문에서는 위상/주파수 검출기을 설계시 문제가 되는 Reference Spur을 없게 하여 Low Noise를 구현할 수 있는 No Spike PFD(Phase Frequency Detector)를 제안한다. 위상동기루프의 특별한 형태로 차지 펌프 위상동기루프가 있다. 차지 펌프위상동기 루프는 일반적으로 3-state 위상/주파수 검출기를 이용한다. 이 3-state 위상/주파수 검출기는 기준 신호와 VCO 출력 신호의 위상차에 비례하는 디지털 파형으로 출력을 내보낸다. 차지 펌프 위상동기루프 그림 1 처럼 디지털 위상/주파수 검출기(PFD), 차지 펌프(CP), 루프 필터(LF), VCO로 구성된다. PFD 는 기준 신호와 VCO 에 의해 만들어진 출력 신호를 입력받아 각각의 위상과 주파수를 비교한다. 즉, 출력 신호가 기준 신호보다 느릴 때에는 출력 신호를 앞으로 당기기 위해서 up 신호를 넘겨주고, 출력 신호가 기준 신호보다 빠를 때에는 출력 신호를 뒤로 밀기 위해 down 신호를 넘겨준다. 차지 펌프(CP)의 전류를 Ip 라고 한다면, CP 에서 LF 로 흐르거나, LF에서 CP로 흐르는 전류 Ip의 평균량이 기준 신호와 VCO 출력 신호의 위상차에 비례하는 것이다.

• 전자공학회논문지
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• 제51권1호
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• pp.90-96
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• 2014

본 논문은 광대역 특성의 뱅뱅 디지털 위상 동기 루프를 설계함에 있어 최적의 루프 이득 선정을 통한 실용적인 선형화 설계 기법을 제안한다. 기존의 이론적 파라미터 설계 기법을 광대역 클럭 발생기 회로에 적용함에 있어 한계점을 설명하고 실제 구현된 뱅뱅 디지털 위상 동기 루프 설계에 대해서 살펴보았다. 본 논문에서는 정수 어레이와 디더 이득은 크게 하되 비례 이득을 작게 설정하여 뱅뱅 디지털 위상 동기 루프의 리미티드 사이클 노이즈를 제거하였다. 제안된 설계 기법을 적용한 뱅뱅 디지털 위상 동기 루프는 기존의 구조에 비교하여 초소형, 저전력, 선형 특성 및 루프 대역폭 조절이 가능한 장점을 보이며, 성능의 우수성을 시뮬레이션을 통하여 검증하였다.

• 한국통신학회논문지
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• 제19권9호
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• pp.1692-1701
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• 1994

이미 상용화된 시뮬레이터인 PSPICE의 기본적인 변형없이 새로운 소자나 시스템을 시뮬레이션하는데 있어 유용한 설계기법인 매크로모델링 기법을 이용하여 위상동기루프를 설계하였다. 위상동기루프는 위상 검출기와 전압제어 발진기, 루프 필터로 이루어져 있고, 이 중 위상 검출기와 전압제어 발진기를 매크로모델링 하였다. 루프 필터단은 외부에서 연결하도록 되어 있으며, 본 논문에서는 간단한 RC 저역통과 필터를 사용하였다. LM565CN PLL의 데이타 시트를 기준으로 설계한 매크로모델 파라미터로 시뮬레이션한 결과, 자유발진 주파수 2.5KHz에서 upper lock range와 lower lock range는 각각 1138Hz, 1500Hz였고, upper capture range와 lower capture range는 563Hz, 437Hz였다. 또한 실험결과와 시뮬레이션 결과가 일치함을 확인하였다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.523-524
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• 2016

본 논문에서는 자기저항 (Magnetic Resistive, MR)각도 센서에서 자속 간섭 및 축 진동과 같은 외란에 의해 발생하는 각도맥동을 해결하는 방법이 연구되었다. 외란에 의한 각도 맥동은 일정한 기계각 속도 한 주기 내에서 전기각 속도가 불균일하게 측정되는 현상이다. 이를 해결하기 위해 위상동기루프 (phase locked loop, PLL)를 적용하였고, 자기저항 각도 센서의 각도 맥동을 효과적으로 제거하였다.

• 대한전자공학회논문지SD
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• 제47권2호
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• pp.21-31
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• 2010

본 논문에서는 DisplayPort용 전자기기 또는 클록 발생을 요구하는 다양한 회로에서 발생 할 수 있는 전자방해(EMI) 현상을 줄일 수 있는 위상 동기 루프와 확산 대역 클록 발생기를 구현 하였다. 이 시스템은 기본적으로 송신용 위상 동기 루프와 확산 대역 클록 발생기 구현을 위한 전하펌프2 와 기준주파수 분주기 등으로 구성된다. 본 논문에서는 2.7Gbps/1.62Gbps DisplayPort 응용 회로에 적합 하도록 10개의 다중 위상 신호를 출력 할 수 있는 270MHz/162MHz 듀얼 모드 위상 동기 루프를 설계 하였고 추가적으로 1.35GHz/810MHz의 위상 동기 루프를 설계하여 지터를 크게 감소시킬 수 있는 구조를 제안하였다. 270MHz/162MHz 위상 동기 루프와 5:1 시리얼라이저 2개, 그리고 1.35GHz 위상 동기 루프와 2:1 시리얼라이저를 연동함으로써 지터 성분을 크게 줄일 수 있다. 위상 동기 루프에서 사용 된 주파수 전환 다중위상 전압제어 발진기와 더불어 DisplayPort 규격에 맞는 주파수 전환이 가능 하도록 분주기를 공유하고 50% duty ratio를 보장할 수 있는 주파수 분주기 구조를 제안 하였다. 또한, 지터를 줄이기 위해서 출력전류 오차를 크게 줄일 수 있는 전하펌프 구조를 제안 하였다. 0.13 um CMOS 공정을 사용하여 설계 하였으며, 270MHz/162MHz PLL의 칩 면적은 $650um\;{\times}\;500um$ 이고, 1.35GHz/810MHz PLL의 칩 면적은 $600um\;{\times}\;500um$ 이다. 270MHz/162MHz 위상 동기 루프 전압제어 발진기의 조절 범위는 330MHz이고, 위상 잡음은 1MHz 오프셋에서 -114cBc/Hz, 확산대역 클록 발생기의 확산 진폭도 는 0.5%이고, 변조 주파수는 31kHz이다. 전체 전력 소모는 48mW이다.

• 한국통신학회논문지
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• 제23권4호
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• pp.1100-1112
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• 1998

본 연구에서 망동기 시스템의 동기 기준 클럭과 시스템 클럭간에 발생하는 위상 오차를 최소화하기 위한 새로운 위상 오차 검출방식이 제안되었고 이 방식을 디지털 처리 위상 동기 루프(digital processing phase locked loop:DP-PLL) 시스템에 적용하였다. 두 클럭간에 발생하는 위상 오차는 지연된 n-탭 상승 에지 클럭으로 구성한 위상 오차 검출기에 의해 위상 오차 변이 (PEV:Phase Error Variation)로 출력된다. 위상 오차 변이는 5ns해상도로 검출되며 검출된 위상 오차 변이는 알고리즘에 의해 최적의 D/A변환기 계수를 추적하면서 위상 동기를 유지한다. 실험결과 위상 검출기는 빠르고 정확한 위상 추적 특성을 갖고 있으며 루프제어 알고리즘은 우수한 지터 억압 특성을 나타내었다.

• 한국전자통신학회논문지
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• 제16권4호
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• pp.591-598
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• 2021

디지털 위상 고정 루프는 위상 동기화를 위해 사용되는 회로로 일반적으로 통신, 회로분야 등 다양한 분야에서 사용된다. 디지털 위상 고정 루프를 설계 시 상태추정기를 사용하는 경우 보통 칼만 필터와 같은 무한 임펄스 응답 상태추정기를 활용해왔다. 일반적으로 무한 임펄스 응답 상태추정기 기반 디지털 위상 고정 루프의 성능은 우수하지만, 초기값의 부정확, 모델 오차, 외란 등의 예상하지 못하는 상황에서 급격한 성능저하가 발생할 수 있다. 본 논문에서는 새로운 디지털 위상 고정 루프를 설계 하기 위해 최적의 측정값 구간 길이를 갖는 최소 공분산 유한 임펄스 응답 필터를 제안한다. 제안된 유한 임펄스 응답 필터의 중요 파라미터인 측정값 구간 길이를 구하기 위해 수치적 방법을 소개하며, 필터의 이득을 얻기 위해 비용함수로 오차의 공분산 행렬을 설정하고, 이를 최소화 하기 위하여 선형 행렬 부등식을 사용하였다. 제안된 디지털 위상 동기 루프의 우수성과 강인성을 검증하기 위해 노이즈 정보가 부정확한 상황에서 기존 방법과의 비교 및 분석을 위한 시뮬레이션을 수행하였다.

• 한국통신학회논문지
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• 제25권5A호
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• pp.634-640
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• 2000

본 논문에서는 OQPSK 신호에 대한 공상 변수(Maximum Likelihood parameter) 평가에 기반을 둔 확장된 DD-DEO(Decision Directed-Decision Estimate) 위상 동기 알고리즘을 제안한다. 제안한 방식은 기존의 방식과 비교할 때, 위상 검출기 블록 전에 I(In-phase), Q(Quadrature-phase)채널 당 2 tap을 가지는 필터 블록을 첨가함으로써, 위상 동기 루프에 입력되는 데이터 의존적인 잡음을 줄일 수 있다. 제안한 방식은 송 수신단 기저대역 필터의 롤오프 요소(roll-off factor), 위성 채널의 백오프(back-off) 그리고 루프 대역(loop bandwidth)을 결정하는 $\beta$를 변화시키며 위상 오차와 오류 확률 관점에서 기존의 방식 및 QPSK와 비교하여 성능 평가를 행하였다.

• 한국전자통신학회논문지
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• 제19권1호
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• pp.31-38
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• 2024

디지털 위상 고정 루프는 디지털 위상 검출기, 디지털 루프 필터, 디지털 제어 발진기, 분배기 등으로 이루어진 일반적인 회로로 전기 및 회로 분야 등 다양한 분야에서 널리 사용된다. 디지털 위상 고정 루프의 성능 향상을 위해 다양한 수학적인 알고리즘 등을 활용한 상태 추정기가 사용된다. 전통적인 상태 추정기로는 무한 임펄스 응답 상태 추정기의 칼만 필터를 활용해왔으며, 무한 임펄스 응답 상태 추정기 기반 디지털 위상 고정 루프는 초기값의 부정확성, 모델 오차, 다양한 외란 등의 예상치 못한 상황에서 급격한 성능 저하가 발생할 수 있다. 본 논문에서는 새로운 디지털 위상 고정 루프를 설계하기 위해 2계층 Frobenius norm 기반 유한 임펄스 상태 추정기를 제안한다. 제안한 상태 추정기는 첫 번째 층의 추정 상태를 이용하여 두 번째 층에서 상태 추정을 하는데, 이때 첫 번째 층의 추정 상태와 누적된 측정값과 결합하여 설계하였다. 새로운 유한 임펄스 응답 상태 추정기 기반 디지털 위상 동기 루프의 강인한 성능을 검증하기 위해 잡음 공분산 정보가 부정확한 상황에서 무한 임펄스 응답 상태 추정기와 비교하여 시뮬레이션을 수행하였다.

• 한국조명전기설비학회지:조명전기설비
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• 제11권3호
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• pp.106-113
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• 1997

일반적으로 무정전 전원장치는 바이패스전원과 인버터 출력단 간에 스위치 전환시 출력전압의 과도현상을 보상하기 위하여 고속의 위상동기를 필요로 한다. 본 논문에서는 TMS320s31 디지털 신호처리기에서 완전 소프트웨어로 구현된 디지털 위상동기화회로를 제안한다. 이 디지털 위상동기화회로는 인버터 출력단 LG필터를 포함한 폐-루프 방식으로 구성되었다. 또한, 구조가 간단하여 구현이 쉽고 완전 소프트웨어로 구현함으로서 고신뢰성과고유연성을 가지고 있다. 바이패스전원의 기준 입력신호가 설정된 주파수에서 $\pm$1[Hz} 이상 벗어나면 무정전 전원장치의 제어기가 자체적으로 디치털 위상동기화로의 바이패스 기준입력신호를 차단하여 60[Hz]로 발진하도록 구성하였다. 마지막으로 제안된 디지털 위상동기화회로의성능이 시뮬레이션과 실험 결과들에 의해 검증된다.