• 대한전자공학회논문지SD
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• 제42권5호
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• pp.23-30
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• 2005

확장체 GF($p^n$)의 구성에서 차수와 다항식 곱셈 방법은 밀접한 관련을 가진다. 기존의 다항식 곱셈 방법인 KO] 및 MSK 방법은 효율적으로 계수-곱셈 연산량을 줄인다. 그러나 이들 방법을 이용하여 확장체 곱셈을 구성할 경우, 일반적으로 해당하는 분할 방법의 배수가 되도록 패딩(Padding)하여 구성하지만 이에 대한 기준이 모호하며 계수-곱셈의 연산량이 최소가 되도록 패딩하는 방법 또한 제안되지 않았다. 본 논문에서는 확장체 곱셈을 효율적으로 구성할 수 있는 기본적인 성질과 계수-곱셈의 연산량이 최소가 되는 다항식 차수를 찾는 알고리즘을 제안한다. 본 논문에서 제안하는 알고리즘을 적용하면 기존의 방법을 그대로 적용하여 구성할 때 보다 확장체의 차수가 증가할수록 더 많은 계수-곱셈 연산량을 줄일 수 있다. 따라서 본 논문의 결과는 스마트 카드 등 작은 공간 복잡도를 요구하는 병렬처리 곱셈기에 효율적으로 적용될 수 있다.

• 정보처리학회논문지A
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• 제16A권6호
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• pp.473-480
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• 2009

본 논문에서는 역광 및 어두운 영상에 효과적인 칼라 영상 개선 알고리즘을 제안하고 PXA255 ARM 프로세서 기반 임베디드 리눅스 환경 에 구현하는 것을 목적으로 한다. 기존의 영상 개선 알고리즘 중에서 레티넥스는 역광 및 어두운 영상에 효과적이나 연산량이 많아 임베디드 시스템에서의 구현이 적합하지 못하다. 따라서 레티넥스와 동등한 영상 개선 효과를 갖으면서 연산량이 적어 임베디드 시스템에서 구현 가능한 영상 개선 알고리즘을 제안한다. 제안된 영상 향상 알고리즘은 HSV 색 모델로 변환한 다음 명도 성분과 채도 성분 영상에 각각 영상 생성 모 델과 감마 보정을 적용하여 구현하였다. 또한, 제안한 알고리즘을 PXA255 ARM 프로세서에 최적화 과정을 통하여 연산량을 감소하였다. 정량 적인 방법과 정성적인 방법을 통하여 제안된 알고리즘의 성능을 평가 하였다. 평가 결과 연산량은 감소하였으나 밝기와 명도 대비를 향상시키는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제44권5호
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• pp.58-65
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• 2007

휴대용 단말기에서의 멀티미디어 정보의 이용이 일반화 되면서 동영상 압축 등의 데이터 처리를 위한 연산량이 크게 증가하고 있다. 특히, 휴대용 단말기에서의 소모 전력 감소와 실시간 처리를 위한 다양한 연구가 진행되고 있다. 본 연구에서는 H.264 인코더에서 67% 이상의 많은 연산량을 차지하는 움직임 추정기를 새로운 구조로 설계하였다. 근사적인 SAD를 사용하여 움직임을 예측하고 Alternative Row Scan (ARS) 방법을 개발하였으며, DAU, FDVS 알고리즘을 사용하여, JM8.2에 제시된 다중 프레임 움직임 추정보다 연산량을 평균적으로 75%이상 감소시켰다. 또한, 다중 프레임 움직임 추정에서의 적절한 참조 프레임 수와 참조 프레임 블록의 크기를 결정하여 연산량을 감소시키면서도 화질 열화가 거의 없도록 하였다. iPROVE 검증툴을 사용하여 하드웨어/소프트웨어 Co-Simulation을 수행하여 제안한 움직임 추정기가 정상 동작함을 확인하였으며, 50MHz에서 30 CIF frames/sec가 처리됨을 확인하였다.

• 한국통신학회논문지
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• 제31권8C호
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• pp.806-815
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• 2006

디지털 변복조 장치에는 디지털 신호의 표본화 속도를 변환시키는 표본화 속도 변환기(SRC: sample rate converter)가 필요한데, 여기에 사용되는 저역필터의 구현 문제를 연구하였다. 표본화 속도 변환율이 클 경우에는 저역필터의 신호처리 연산량이 많아져서 구현에 부담이 되므로 연산량을 감소시키는 방안이 중요하다. 본 논문에서는 이 필터를 2 단의 직렬 필터로 분할하여 구현하는 설계 방법을 제시하였고, 1 단 구조의 단일 필터로 구현하였을 경우에 비교하여 신호처리 연산량이 감소되는 것을 확인하였다. 표본화 속도 변환율이 증가할수록 2 단분할 방안에 의한 연산량 감소 효과는 증가하며, 변환율이 32 에서는 72 %까지 감소되는 것을 확인하였다. 변환율을 2 단으로 분할함에 있어서도 인수의 조합에 따라서 감소 효과가 다르게 나타났으므로, 여러 변환율에 대하여 최적 성능의 분할율을 조사하였다. 저역필터는 다상 필터 구조를 갖는 FIR 필터를 대상으로 하였으며, 필터계수의 설계는 Parks-McCllelan 알고리즘을 이용하였다.

• 방송공학회논문지
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• 제12권3호
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• pp.250-265
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• 2007

본 논문에서는 가변 움직임 블록을 이용한 움직임 예측과 계층적 B-화면 구조가 결합되어 많은 연산량이 요구되고 있는 SVC 구조에서 통계적 가설 검증 방법을 적용하여 화면간 움직임 모드 결정을 효율적으로 수행함으로써 부호화 과정의 연산량을 크게 줄일 수 있는 화면간 모드 고속 결정 알고리듬을 소개한다. 제안된 방법은 $16{\times}16$ 매크로 블록과 $8{\times}8$ 하위 매크로 블록에 통계적 가설 검증 기법을 적용하여 실행되며, 현재 블록과 복원된 참조 블록간의 화소값을 비교하여 율-왜곡 최적화 (RDO: Rate Distortion Optimization) 기반 움직임 모드 결정을 고속으로 수행함으로써 SVC의 부호화 과정에서 소요되는 부호화 시간을 전체 연산량 대비 최대 69%까지 감소시킨다. 그러나 연산량 감소에 따른 비트율의 증가나 화질의 열화는 무시할 수 있을 정도로 적음을 실험을 통해 확인하였다.

• 한국통신학회논문지
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• 제35권12B호
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• pp.1766-1774
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• 2010

본 논문은 지능형 자동차를 위한 속도 제한 표지판 실시간 인식 방법을 제안한다. 기존에는 전처리 과정을 거친 관심 영역에 대해 영역 전체의 픽셀 값을 특징으로 하여 연산량이 크나 제안된 방법은 연산량을 줄이기 위해 적은 개수의 DCT 계수를 이용하는 방법을 사용한다. 제안된 알고리듬은 인식의 판단 기준이 되는 DCT 계수를 선택하고 이를 선형판별법과 Mahalanobis Distance를 이용하여 단일 프레임의 속도 제한 표지판을 인식한다. 단일 프레임의 분류 결과를 연속된 프레임동안 누적하여 가장 높은 확률을 갖는 속도 제한 표지판을 선택한다. 실험 결과 테스트로 사용된 연속된 프레임에 대해서 100% 인식을 보이며 기존 대비, 곱셈 연산량은 58.6% 감소, 덧셈 연산량은 38.3% 감소하는 결과를 얻었다.

• 한국통신학회논문지
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• 제35권6C호
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• pp.539-546
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• 2010

OFDM 기반의 차세대 이동통신 시스템에서는 제한된 주파수 대역폭에서 높은 전송률을 달성하기 위해 MIMO 기술을 채택 하였으며, MIMO 기법 중 하나인 공간 다중화 방식에서는 적은 연산량으로 좋은 성능을 갖는 신호의 검출 기법이 요구된다. 본 논문에서는 MIMO-OFDM 시스템에서 공간 다중화 신호를 검출하기 위해 연산량을 줄인 QRM-MLD 알고리즘을 제안하고 이를 이용한 하이브리드 기법을 제안한다. 제안된 하이브리드 기법은 MMSE와 QRM-MLD를 채널 상태에 따라 선택적으로 적용하는 기법으로서 무선통신 환경에 따라서 연산량과 검출 성능을 상충적으로 선택할 수 있는 이점이 있다. 3GPP LTE 시스템의 하향링크 환경에서 모의실험을 한 결과, 제안된 방식은 QRM-MLD에 비하여 0.1 dB 이하의 무시할 정도의 성능 열화를 가져오는 대신에 약 59%의 연산량 절감 효과가 있다.

• 융합신호처리학회논문지
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• 제25권1호
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• pp.1-6
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• 2024

방수배열소나의 주 기능은 적 수상함 및 잠수함, 어뢰 등에서 방사하는 펄스를 탐지하는 것이다. 펄스를 탐지한 경우에는 자함 입장에서 위험도가 높은 상황이므로 자함의 기동 및 생존을 위해 표적의 위치를 찾는 건 매우 중요하다. 표적의 위치는 각 센서에서 수신된 펄스의 시작점을 찾고 센서 간 시간지연 값을 계산하여 산출하게 된다. 펄스 시작점을 구하기 위해서는 신호의 포락선을 산출하고 미분 필터링 과정을 거치게 되는데 방수배열소나는 신호의 샘플링 주파수가 높아 처리하는 샘플 개수가 많으므로 이 과정은 연산량이 큰 문제가 있다. 이에 본 논문은 연산량을 줄일 수 있는 간축 적용 펄스 시작점 산출 방법을 제안하였다. 간축 계수를 변경하면서 시뮬레이션을 수행하였고 연산량이 감소함을 확인하였다. 제안한 방법은 실시간 처리 시스템에 효과적이며 자원 활용도에 장점을 가질 것으로 기대한다.

• 한국정보처리학회:학술대회논문집
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• 한국정보처리학회 2013년도 추계학술발표대회
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• pp.1506-1509
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• 2013

본 논문에서는 고성능 HEVC(High Efficiency Video Coding) 복호기 설계를 위한 효율적인 in-loop filter의 하드웨어 구조 설계에 대해 기술한다. in-loop filter는 deblocking filter와 SAO로 구성되며, 블록 단위 영상 압축 및 양자화 등에서 발생하는 정보의 손실을 보상하는 기술이다. 하지만 HEVC는 $64{\times}64$ 블록 크기까지 화소 단위 연산을 수행하기 때문에 높은 연산시간 및 연산량이 요구된다. 따라서 본 논문에서 제안하는 in-loop filter의 deblocking filter 모듈과 SAO 모듈은 최소 연산 단위인 $8{\times}8$ 블록 연산기로 구성하여 하드웨어 면적을 최소화하였다. 또한 SAO에서는 $8{\times}8$ 블록의 연산 결과를 내부레지스터에 저장하는 구조로 $64{\times}64$ 블록 크기를 지원하도록 설계하여 연산시간 및 연산량을 최소화 하였다. 제안하는 하드웨어 구조는 Verilog HDL로 설계하였으며, TSMC 칩 공정 180nm 셀 라이브러리로 합성한 결과 동작 주파수는 270MHz이고, 전체 게이트 수는 48.9k이다.

• 한국콘텐츠학회논문지
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• 제7권1호
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• pp.147-154
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• 2007

본 논문은 초광대역(Ultra Wideband: UWB) 신호 동기 획득을 위한 새로운 저전력 병렬 탐색기법을 제안한다. 기존의 병렬 탐색 방식은 다수의 상관기를 사용하여 동시에 탐색을 수행하기 때문에 고속의 동기획득이 가능하지만 다수의 상관기를 사용하므로 연산량이 증가되고, 이로 인해 소비전력이 증가하는 단점이 지적되고 있다. 본 논문에서 제안된 저전력 병렬 탐색기는 상관기의 입력 신호를 일정한 간격으로 나누어 구간별로 연산을 진행한다. 구간별 연산의 결과로 다음 구간에 대한 추가연산의 진행 여부를 판단하여 시스템의 불필요한 연산 처리 과정을 제거함으로써 연산량을 최소화한다. 제안된 병렬 탐색기와 기존의 탐색구조는 MATLAB을 이용하여 모의실험을 수행하였고, 일반적인 채널 환경과 옥내 다중 경로 페이딩환경에서 성능을 검증하였다. 실험 결과 AWGN환경에서 약 65%, 잡음이 인가된 다중 경로 환경에서 약20%의 연산량 감소를 확인하였다.