• The Journal of the Convergence on Culture Technology
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• v.6 no.3
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• pp.427-430
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• 2020

The multi-channel analog signal to digital signal conversion is increasing in the field of IoT and medical measurement equipments. It has chip area and power consumption constraints to use a few single or 2_channel ADC for multi_channel application. This paper described to design and implement a proposed comb filter for multi-channel, 24bit ADC. The function of proposed comb filter is verified by matlab simulation and the FPGA test board. It was fabricated using SK Hynix 0.35㎛ CMOS standard process. The performance and chip size is compared with the existing design method that uses integrator/differentiator and FIR construction. The proposed comb filter is expected to use the IoT product and medical measurement equipments that require multi-channel, low power consumption and small hardware size.

• Journal of IKEEE
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• v.2 no.1 s.2
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• pp.34-41
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• 1998

An integrated circuit for magnetic stripe storage system is implemented. All the analog and digital circuits are integrated in one chip. The analog block contains preamplifier, peak detecter, comparator and reference generater. And digital block includes reference window signal generater, up/down counter for F/2F signal measurement, bit-error detection logic, and control logic. Both the encoding and decoding functions for F/2F signal processing are provided. An AGC(automatic gain control) circuit which was included in conventional circuits is eliminated due to optimized circuit design. Misreading prevention circuits are also proposed by fixing up new reference bit when broken bits are detected. The prototype chip is implemented using $0.8{\mu}m$ N-well CMOS technology and operates from 3.3 V to 7.5 V of supply voltage. It occupies a die area of $3.04mm^2(1.6mm{\times}1.9mm)$ and dissipates 8 mW with a 5 V supply voltage.

• The Transactions of the Korea Information Processing Society
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• v.2 no.1
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• pp.66-74
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• 1995

A 8-bit 15MHz CMOS subranging Analog-to-Digital converter for high-speed, low-power consumption applications is described. Subranging, 2 step flash, A/D converter used a new resistor string and a simple comparator architecture for the low power consumption and small chip area. Comparator exhibites 80dB loop gain, 50MHz conversion speed, 0.5mV offset and maximum error of voltage divider was 1mV. This Analog-to-Digital converter has been designed and fabricated in 1.2 m N-well CMOS technology. It consumed 150mW power at ＋5/-5V supply and delayed 65ns. The proposed Analog-to-Digital converter seems suitable for high- speed, low-power consumption, small area applications and one-chip mixed Analog- Digital system. Simulations are performed with PSPICE and a fabricated chip is tested.

• Proceedings of the IEEK Conference
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• 2001.09a
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• pp.837-840
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• 2001

주파수 추정 알고리즘의 경우 기존에 제안된 방법들 중에서 ML방법은 계산상 너무 복잡하고 구현하기 힘들며, 준-ML 방법들은 이론적인 방법과 비교해 볼 때 다소 단순하긴 하나 역시 구현상의 문제가 따른다. 따라서 본 논문에서는 BWLL환경에 적용할 수 있는 단순하면서도 구현이 용이한 주파수 추정방법을 제안한다. 본 논문에서 제안하는 주파수 추정기는 V&V 위상추정기를 기초로 한다. 성능분석 결과 본 논문에서 제안한 알고리즘을 이용할 경우 최대로 정규화된 심벌율의 0.5%까지 조정이 가능하다. 따라서 아날로그 영역에서의 거친 주파수 조절과정에서 다소 많은 잔류 주파수옵셋이 존재하여도 주파수 복구가 가능하다.

• Journal of the Korean Institute of Illuminating and Electrical Installation Engineers
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• v.18 no.4
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• pp.144-148
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• 2004

This thesis also proposes an applied digital exciter control system for a synchronized generator using a digitally PSS controller. Experiment results show that the digital control system manifests excellent control performance compared to analog control systems. It has also been confirmed that it is easy for the modern control theory to implement digital control.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 1995.10b
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• pp.243-248
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• 1995

본 논문에서는 신경회로망의 학습능력을 이용하여 AC 모터의 속도제어에 이용된 기 존의 PI제어기의 문제점을 보완하고자 한다. 기존의 아날로그 PI제어기에서는 각 비례, 적분 파라메타를 개발자가 조정하여 고정하면 부하가 변동될 경우 적응성이 떨어지는 문제점을 안고 있었다. 본 논문에서 제시된 디지털 신경망제어기는 학습을 통해 새로운 환경에 적응 가능하다는 점에 가정하여 설계하고 성능을 비교 평가하였다. 본 논문에서 사용된 신경회로 망의 구조는 신경망중에서 가장 범용적으로 사용되는 다층 퍼셉트론 모델구조를 선택하였 다. 신경망 제어기장치로는 인텔 8097 마이크로 콘트롤러를 이용하였다.

• The Journal of Korean Institute of Electromagnetic Engineering and Science
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• v.10 no.6
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• pp.816-824
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• 1999

Design and performance of 18 GHz phase locked dielectric resonator oscillator(PLDRO) for Point-to-point radio link using analog phase locked loop is described which achieve high stability and low SSB phase noise. The module consists of an 18 GHz voltage controlled dielectric resonator oscillator(VCDRO), buffered amplifier, analog phase detector which are integrated to form a miniature hybrid circuit. In addition, containing a low phase noise VHF PLL has been designed to lock any other conventional N times frequency of crystal oscillator. The module achieves stable phase locked state, exhibits output power of 21 dBm at 18.00 GHz, -34 dBc harmonic suppression and -75 dBc/Hz phase noise at 10 kHz offset frequency from carrier.

• Proceedings of the KIEE Conference
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• 2007.10c
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• pp.163-165
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• 2007

본 연구는 무전극 형광램프의 램프 이상 유무를 검출하여 램프에 이상이 발생한 경우 이를 검출하여 전자식 안정기 회로를 보호하는 방법을 제안하고 실험을 통해 검증한다. 제안된 보호회로는 램프 양단에 걸리는 전압을 검출하여 디지털 회로에서 이용할 수 있는 신호로 변환해주는 아날로그 회로부와 이 신호를 이용해 안정기 회로의 인버터 부에 공급되는 PWM 신호를 제거해 주는 디지털 회로부로 구성된다. 제안된 알고리즘은 개발 비교기 IC 소자와 EPLD를 이용해 간단한 회로로 제작되었으며, 차후 집적화에도 유리할 것으로 판단된다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2011.10a
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• pp.436-439
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• 2011

본 논문은 클록 보정회로를 가진 1V 2.56-GS/s 6-bit flash analog-to-digital converter (ADC) 제안한다. 제안하는 ADC 구조에서 아날로그 블록은 단일 T/H와 2단의 프리앰프, 그리고 비교기를 사용된다. 2단의 프리앰프와 비교기의 출력에 옵셋의 크기를 줄이기 위하여 저항 평균화 기법을 적용하였다. 디지털 블록은 quasi-gray rom base 구조를 사용한다. 3입력 voting 회로로 flash ADC에서 발생하기 쉬운 bubble error를 제거하였으며, 고속 동작을 위해 단일 클록을 사용하는 TSPC F/F로 구현한다. 제안하는 flash ADC는 클록 듀티 비를 조절할 수 있는 클록 보정회로를 사용한다. 클록 보정 회로는 비교기 클록 듀티 비를 조절하여 리셋 시간과 evaluation 시간의 비율을 최적화함으로 dynamic 특성을 확보한다. 제안한 flash ADC는 1V 90nm의 CMOS 공정에서 설계되었다. Full power bandwidth인 1.2 GHz 입력에 대하여 ADC 성능을 시뮬레이션을 통해 확인하였다. 설계된 flash ADC의 면적과 전력소모는 각각 $800{\times}400\;{\mu}m^2$와 193.02mW 이다.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.29 no.4A
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• pp.466-471
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• 2004

This paper proposes an advanced circuit for fingerprint sensor signal processing. We increased the voltage between ridge and valley by modifying the parasitic capacitance eliminating circuit of sensor plate. The analog comparator was designed for comparing the sensor signal voltage with the reference signal voltage. 1-Pixel Fingerprint sensor circuit was designed and simulated, and the layout was performed.