• 전자공학회논문지
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• 제54권1호
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• pp.41-45
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• 2017

본 논문에서는 조합논리스템의 효율적인 다중출력스위칭함수 구성의 한 가지 방법을 제안하였다. 제안한 방법의 시간영역기반의 멀티플렉싱을 기반으로 공통다중종단노드확장논리결정도를 도출하여 최종 조합논리시스템의 다중출력스위칭함수를 구하므로 기존의 시간영역기반의 멀티플렉싱에 비해 최적화된 입력변수의 쌍과 출력변수 쌍을 상당히 줄일 수 있으며, 또한 코스트 면에서도 유리하다. 또한, 입출력단자 수의 감소, 회로구성의 간략화, 연산속도의 향상 등의 이점이 있으며 기존의 방법에 비해 좀 더 정규성과 확장성이 용이하다.

• 한국정보통신학회논문지
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• 제11권3호
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• pp.491-499
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• 2007

본 논문에서는 Reed-Muller 전개식에 의한 3치 논리 회로를 설계하는 한 가지 방법을 제시하였다. 제시된 3치 논리 회로의 설계 방법은 Reed-Muller 전개식의 계수에 대하여 모든 변수의 차수를 검사하여 RME 모듈(Reed-Muller Expansions module)의 수를 최소화하는 최적의 제어 입력 변수의 순서를 결정한다. 최적의 제어 입력 변수의 순서는 회로 비용 행렬의 계산에 사용되며, 이 회로 비용 행렬의 계산 결과를 이용하여 Reed-Muller 전개식에 의한 RME 모듈의 나무 구조의 3치 논리 회로를 설계한다. 제시된 방법은 최적 제어 입력 변수를 찾는데 유일하게 단위시간 내에 수행되며, 컴퓨터 프로그램이 가능하고, 프로그래밍 수행 시간이 $3^n$이다.

• 인터넷정보학회논문지
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• 제2권2호
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• pp.71-93
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• 2001

개체-관계 모델은 데이터베이스 설계와 시스템 분석을 위해서 시간 응용 분야에서 사용되고 있는 개념적 모델로서, 현실세계의 시간 문제 영역을 논리적 모델로 표현하기 위한 기반이 된다. 객체 지향 모델은 실세계의 이력 자료에 대한 개체와 관계성을 데이터베이스 시스템에 표현하는데 적합한 논리적 모델로서, 이력 자료의 병행적 지원과 시공간 자료의 조작 등을 적절하게 표현하고자 하는 응용분야에서 이용되고 있다. 현실세계 개체의 표현을 정확하게 모델링하기 위해서는 아주 적은 제약조건을 갖고 E-R 모델을 객체 지향 모델로 변환하는 방법이 필요하다. 또한 시간지원 객체 지향 모델은 시간 의미를 객체 지향 모델에 추가하여 시간에 따라 변화된 정보를 처리할 수 있는 논리적 모델이다 시간지원 객체 지향 모델의 두 부류는 시간을 결합하는 단위에 따라 속성 버전화와 객체 버전화로 나누어진다. 이 두 가지 중에서 객체 지향 모델은 이 상태와 행위의 재사용성을 증가시키고 개체들 사이의 유기적 관계를 효율적으로 표현할 수 있기 때문에 객체 지향 모델의 연구가 필요하다. 그런데 개체-관계 모델을 객체 지향 모델로 변환하기 위한 기법과 제약조건이 수반된다. 그래서 시간 개념이 포함된 개체-관계 모델을 객체 지향 모델로 변환하는 연구가 필요하다. 따라서 현실세계의 객체 버전화를 위한 이력 개체를 정확하게 표현하기 위해서 본 논문은 E-R 모델을 객체 지향 데이터베이스 모델로 변환하기 위한 기법을 제시하고 있다 즉. 현실세계의 개체와 관계를 데이터베이스에 표현하는데 적합한 시간지원 객체 지향 모델로 일반화, 집단화와 연관화에 대한 역할에 따라 변환하며, 그리고 다형성 관점에서 일반화 상속과 집단화 상속을 조합하여 기능을 확장한다. 이 변환과 확장은 데이터베이스 설계의 논리적 모델 설계 및 재사용성을 증가시키는데 기여할 것이다.ing, and e-mail. A room for HEE, in which teaming activity mainly occurs by following the sequences of learning procedures, includes other sub-rooms for the guidance of Loaming, discussion, directories for reference, question and answer, submission of homework, evaluation, and an encyclopedia. Therefore, this study implicates: 1) achievement of teaming environment using the ICT mainly made by students who solve problems closely related to daily life, 2) development of practical learning questionnaires fitted in the present state, 3) preparation for the curriculum. Finally, from this study, I suggested that further studies are needed to develop models for learning, interaction between students and teachers, and the learning materials under the Web based loaming environment.tion, and Environmental Replacement. Third, by selecting Chung na environmental park in Incheon, which is a filtration plant lot,

• 한국컴퓨터정보학회논문지
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• 제7권4호
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• pp.174-181
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• 2002

본 논문에서는 기존의 셀 간격 제어기에서 방출되는 셀의 시간을 참조하는 RDT 방식에서의 지연 누적을 보완하면서 RDT의 장점을 활용하기 위하여 RAT의 방식에서 적용한 것과 같이 셀 도착 시간을 기준으로 하며, 간격 제어기에서 따로 데이터 버퍼를 두지 않고 시스템 내의 데이터 버퍼를 사용하여 셀들을 저장하고 저장된 셀들을 재방출하는 논리적 출발시간 TIT(theoretical inter-arrival time)를 이용하는 방식을 제안한다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2006년도 가을 학술발표논문집 Vol.33 No.2 (B)
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• pp.152-157
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• 2006

상황 정보 관리 시스템은 외부에서 입력된 상황 정보의 숨겨진 의미를 파악하여 상황인지 에이전트 및 상황인지 브로커가 효과적으로 상황정보를 획득하도록 한다. 본 논문에서는 외부 환경으로부터 받은 상황정보의 숨겨진 의미를 파악하기 위해 DL 추론과 시간적 추론을 적용한 상황 정보 관리 시스템을 제안한다. 이를 위해서 3가지 부분에 초점을 두었다. 첫 번째, 외부에서 입력된 상황 정보를 효율적으로 표현하고 여러 에이전트간의 상황 정보 공유가 가능하도록 온톨로지 모델을 적용한다. 온톨로지로 표현된 상황정보는 정보의 속성을 제약함으로써 숨겨진 상황 정보를 추론할 수 있도록 해준다. 두 번째로 상황 정보의 관계를 추론할 수 있도록 서술 논리(Description Logic)를 적용한다. 마지막으로 상황 정보의 시간적 관계를 추론할 수 있도록 시간 논리(Temporal Logic)을 적용한다. 따라서 본 논문에서의 최종 목표는 상황 정보 관리 시스템 연구를 통해 상황인지 에이전트 및 상황인지 브로커에 활용이 가능한 온톨로지 기반 추론 기능을 보유하는 지능형 모듈의 기본 프레임워크를 구축하는 것이다.

• 한국컴퓨터정보학회논문지
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• 제4권4호
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• pp.15-24
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• 1999

본 논문에서는 시간제약 조건하에서 수행시간을 개선한 새로운 CPLD 기술매핑 알고리즘을 제안한다. 본 기술매핑 알고리즘은 주어진 논리식을 DAG로 구성하여 각 노드를 검색한 후. 출력 에지의 수가 2이상인 노드를 분할하지 않고 최상위 노드만을 복제(replication)하여 DAG를 팬 아웃 프리 트리로 재구성함으로써 지연시간과 CLB의 개수가 최소화되며 수행 시간도 개선하였다. 시간제약 조건과 소자의 지연시간을 이용하여 그래프 분할이 가능한 다단의 수를 정하고, 각 노드의 초기비용과 전체비용을 계산하여 CLB의 k-OR텀수보다 비용이 초과되는 노드를 분할하여 서브그래프를 구성한다. 분할된 서브그래프들은 collapsing을 통해 노드들를 병합하고, 주어진 소자의 CLB안에 있는 k-OR텀 개수에 맞게 Bin packing를 수행하였다. 본 논문에서 제안한 기술매핑 알고리즘을 MCNC 논리합성 벤치마크 회로들에 적용하여 실험한 결과 기존의 CPLD 기술 매핑 툴인 TMCPLD에 비해 수행 시간이 20.3% 감소되었다.

• 전자공학회논문지C
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• 제36C권10호
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• pp.17-28
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• 1999

본 논문에서는 ASIC 설계 회로를 빠른 시간 내에 구현 및 검증할 수 있는 에뮬레이션 시스템 ACE(ASIC Emulator)를 제안한다 ACE는 EDIF 번역기, 라이브러리 변환기, 기술 맵퍼, 회로 분할기, LDF 생성기를 포함하는 에뮬레이션 소프트웨어와 에뮬레이션 보드, 논리 분석기를 포함하는 에뮬레이션 하드웨어로 구성된다. 기술 맵퍼는 회로 분할과 논리 함수식 추출, 논리 함수의 최소화, 논리 함수식의 그룹핑의 세 과정으로 이루어지며, 같은 기본 논리 블록에 할당되는 출력의 적항과 변수들을 많이 공유하게 하여 기본 논리 블록 수와 최대 레벨 수를 최소화한다. 에뮬레이션 보드의 배선 구조와 FPGA 칩이 갖는 제한 조건들을 만족시키면서 서로 다른 칩 사이에 연결된 신호선 뿐만 아니라 서로 다른 그룹 사이에 연결된 신호선 수의 최소화를 목적 함수로 하는 새로운 회로 분할 알고리듬을 제안한다 여러 FPGA 칩으로 구성된 에뮬레이션 보드는 완전 그래프와 부분 그래프를 결합한 새로운 배선 구조로 회로의 크기에 관계없이 칩 사이의 지연 시간을 최소화하도록 설계하였다. 논리 분석기를 이용하여 구현된 회로에서 검증을 원하는 내부신호에 대한 파형을 PC의 모니터로부터 관측할 수 있다. 제안한 에뮬레이션 시스템의 성능을 평가하기 위하여 상용 회로중 하나인 화면4분할기 회로를 에뮬레이션 보드상에 설계하여 동작 시간과 기능을 확인한 결과, 14.3MHz의 실시간 동작과 함께 기능이 완전함을 확인할 수 있었다.

• 전기전자학회논문지
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• 제12권4호
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• pp.211-216
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• 2008

이 논문은 MOS 전류모드 논리 (MOS current-mode logic circuit, MCML) 회로를 이용하여 저 전력 특성을 갖는 8${\times}$8 비트 병렬 곱셈기를 설계하였다. 설계한 곱셈기는 회로가 동작 하지 않을 때의 정적 전류의 소모를 최소화하기 위하여 슬립 트랜지스터 (sleep-transistor)를 이용하여 저 전력 MOS 전류모드 논리회로를 구현하였다. 설계한 곱셈기는 기존 MOS 전류모드 논리회로에 비해 대기전력소모가 1/50으로 감소하였다. 또한, 이 회로는 기존 MOS 전류모드 논리회로에 비해 전력소모에서 10.5% 감소하였으며, 전력소모와 지연시간의 곱에서 11.6%의 성능 향상이 있었다. 이 회로는 삼성 0.35${\mu}m$ 표준 CMOS 공정을 이용하여 설계하였으며, HSPICE를 통하여 검증하였다.

• 대한전자공학회논문지SD
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• 제40권12호
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• pp.72-79
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• 2003

본 논문에서는 CMOS 다치 논리회로를 이용한 32×32 Modified Booth 곱셈기를 제시하였다. 이 곱셈기는 Radix-4 알고리즘을 이용하였으며, 전류모드 CMOS 4차 논리회로로 구현하였다. 설계한 곱셈기는 트랜지스터 수를 기존의 전압 모드 2진 논리 곱셈기에 비해 63.2%, 이전의 다치 논리 곱셈기에 비해 37.3% 감소시켰다. 이 곱셈기는 내부 구조를 규칙적으로 배열하여 확장성을 갖도록 하였다. 설계한 회로는 3.3V의 공급전압과 단위전류 10㎂를 사용하여, 0.3㎛ CMOS 기술을 이용하여 구현하였으며 HSPICE를 사용하여 검증하였다. 시뮬레이션 결과, 설계한 곱셈기는 5.9㎱의 최대 전달지연시간과 16.9mW의 평균 전력소모 특성을 갖는다.

• 한국정보통신학회논문지
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• 제16권3호
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• pp.571-578
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• 2012

본 논문에서는 크게 두 가지 사항에 대해서 제안하고자 한다. 첫 번째는 논리합성을 위한 제약조건 방법에 대한 것이고, 두 번째는 효율적인 논리합성방법에 대한 것이다. 논리 합성은 주어진 제약조건(constraint)을 최대한 만족 시키면서 논리 사상과 최적화 등을 통하여 RTL(register transfer level) 코드로부터 게이트-수준의 네트리스트를 얻는 과정이다. 논리합성의 결과는 주어진 제약조건과 합성 방법에 매우 종속적이다. 이들에 의해서 설계의 면적 및 타이밍이 크게 변화하므로 우리는 제약조건과 합성방법을 철저하게 고려하여야 한다. 본 논문에서는 논리합성을 하는 과정에서 실제로 고려해야하는 사항들에 대해서 경험적이고 실험적인 결과를 바탕으로 혼합방식의 논리합성 기법을 제안한다. 제안된 기법을 이용하여 약 65만 게이트의 하드웨어 자원량을 사용하는 회로에 적용시켜본 결과로 상향식 방법에 비해서 합성 시간이 약 47% 감소하였고, 하향식 방법에 비해서 타이밍 특성이 우수하였다.