• 청정기술
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• 제28권4호
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• pp.309-315
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• 2022

폐수 중 질소를 제거하기 위한 전기화학적 방법 중 전극의 소모를 최소화하기 위하여 비용해성 전극인 DSA 전극을 anode(산화전극)로 사용하면서, 최적 cathode(환원전극) 도출 및 운전조건 최적화를 위한 연구를 수행하였다. 다양한 전극을 cathode(환원전극)로 사용하여 실험한 결과, 용액 중 Cl 존재시 질산성 질소(NO₃-N)의 제거율이 가장 높으면서 부산물인 암모니아성 질소(NH₃-N) 농도가 가장 낮게 나타난 Brass(황동)가 최적 전극으로 선정되었다. 전류밀도에 따른 영향을 조사하였을 때, 초기 질산성 질소의 농도가 50 mg L^-1의 조건에서, 최적 전류밀도는 15 mA cm^-2이었고, 그 이상의 전류밀도는 제거율에 큰 영향을 주지 못하였다. 전해물질(Na₂SO₄와 NaCl) 및 반응시간에 따른 질산성 질소(NO₃-N) 제거 및 암모니아성 질소(NH₃-N) 잔류량을 조사하였을 때, 질산성 질소(NO₃-N)의 초기 농도 50 mg L^-1, 전류밀도 15 mA cm^-2의 조건에서 90분 반응 시 Na₂SO₄과 NaCl을 각각 1.0 g L^-1, 0.5 g L^-1 혼합하였을 때, 질산성 질소의 제거율은 약 48%였고 암모니아성 질소는 잔류하지 않았다. 전해물질로 NaCl만 1.5 g L^-1를 사용하였을 때, 질산성 질소(NO₃-N)의 제거율은 약 55%로 가장 높았고, 암모니아 질소도 잔류하지 않았다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.75-85
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• 2009

본 논문에서는 two-carrier W-CDMA 응용과 같이 고해상도, 저전력 및 소면적을 동시에 요구하는 3G 통신 시스템 응용을 위한 13비트 100MS/s 0.13um CMOS ADC를 제안한다. 제안하는 ADC는 4단 파이프라인 구조를 사용하여 고해상도와 높은 신호처리속도와 함께 전력 소로 및 면적을 최적화하였다. 입력 단 SHA 회로에는 면적 효율성을 가지멸서 고속 고해상도로 동작하는 게이트-부트스트래핑 회로를 적용하여 1.0V의 낮은 전원 전압동작에서도 신호의 왜곡없이 Nyquist 대역 이상의 입력 신호를 샘플링할 수 있도록 하였다. 입력 단 SHA 및 MDAC에는 낮은 임피던스 기반의 캐스코드 주파수 보상 기법을 적용한 2단 증폭기 회로를 사용하여 Miller 주파수 보상 기법에 비해 더욱 적은 전력을 소모하면서도 요구되는 동작 속도 및 안정적인 출력 조건을 만족시키도록 하였으며, flash ADC에 사용된 래치의 경우 비교기의 입력 단으로 전달되는 킥-백 잡음을 줄이기 위해 입력 단과 출력 노드를 클록 버퍼로 분리한 래치 회로를 사용하였다. 한편, 제안하는 시제품 ADC에는 기존의 회로와는 달리 음의 론도 계수를 갖는 3개의 전류만을 사용하는 기준 전류 및 전압 발생기를 온-칩으로 집적하여 잡음을 최소화하면서 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압 값을 외부에서 인가할 수 있도록 하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 13비트 해상도에서 각각 최대 0.70LSB, 1.79LSB의 수준을 보이며, 동적 성능으로는 100MS/s의 동작 속도에서 각각 최대 64.5dB의 SNDR과 78.0dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.22mm^2$이며, 1.2V 전원 전압과 100MS/s의 동작 속도에서 42.0mW의 전력을 소모하여 0.31pJ/conv-step의 FOM을 갖는다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.48-57
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• 2006

본 설계에서는 최근 부상하고 있는 motor control, 3-phase power control, CMOS image sensor 등 각종 센서 응용을 위해 고해상도와 저전력, 소면적을 동시에 요구하는 12b 200KHz 0.52mA $0.47mm^2$ 알고리즈믹 ADC를 제안한다. 제안하는 ADC는 요구되는 고해상도와 처리 속도를 얻으면서 동시에 전력 소모 및 면적을 최적화하기 위해 파이프라인 구조의 하나의 단만을 반복적으로 사용하는 알고리즈믹 구조로 설계하였다. 입력단 SHA 회로에서는 고집적도 응용에 적합하도록 8개의 입력 채널을 갖도록 설계하였고, 입력단 증폭기에는 folded-cascode 구조를 사용하여 12비트 해상도에서 요구되는 높은 DC 전압 이득과 동시에 층L분한 위상 여유를 갖도록 하였다. 또한, MDAC 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접 신호에 덜 민감한 3차원 완전 대칭 구조의 레이아웃 기법을 적용하였으며, SHA와 MDAC 등 아날로그 회로에는 향상된 스위치 기반의 바이어스 전력 최소화 기법을 적용하여 저전력을 구현하였다. 기준 전류 및 전압 발생기는 칩 내부 및 외부의 잡음에 덜 민감하도록 온-칩으로 집적하였으며, 시스템 응용에 따라 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 또한, 다운 샘플링 클록 신호를 통해 200KS/s의 동작뿐만 아니라, 더 적은 전력을 소모하는 10KS/s의 동작이 가능하도록 설계하였다. 제안하는 시제품 ADC는 0.18um n-well 1P6M CMOS 공정으로 제작되었으며, 측정된 DNL과 INL은 각자 최대 0.76LSB, 2.47LSB 수준을 보인다. 또한 200KS/s 및 10KS/s의 동작 속도에서 SNDR 및 SFDR은 각각 최대 55dB, 70dB 수준을 보이며, 전력 소모는 1.8V 전원 전압에서 각각 0.94mW 및 0.63mW이며, 시제품 ADC의 칩 면적은 $0.47mm^2$ 이다.

• 한국가스학회지
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• 제8권2호
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• pp.15-27
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• 2004

본 논문은 상용 프로그램인 Fluent를 이용하여 고분자 전해질 연료전지(polymer electrolyte membrane fuel cell)의 바이폴라 플레이트 위에 새겨진 유로형상을 분석함으로서 연료전지의 성능을 향상시키는데 그 목적이 있다. 수소 소모량이 가장 많은 유로크기를 구하기 위하여 0.5 ${\~}$ 3.0mm의 범위에 대해 시뮬레이션을 수행하였으며, 유로너비, 지면너비, 유로깊이가 적을수록 아노드에서 수소이용율이 높음을 알 수 있었다. 유로너비가 증가하면 유로의 전체길이를 감소하므로 유로에서 압력하락이 감소하게 되며, 지면너비를 증가시키면 수소가 지면 밑으로 확산하여 수소의 순 소비가 감소하기 때문이다. 또한 유로너비를 변화시키는 것은 지면너비를 변화시키는 것보다 수소 소모에 민감하게 영향을 끼침을 알 수 있었다. 유로깊이에 따른 수소 소모량의 변화는 유로너비에 비해 크지 않으나 유로깊이는 바이폴라 플레이트의 부피에 크게 영향을 미치므로 가능한 한 적게 하여야 한다. 그러나 현실적으로 기계가공이 가능한 1mm이상의 유로에서는 유로너비 1.0mm, 지면너비 1.0mm, 유로깊이 0.5mm에서 수소 이용율이 가장 높았으며 최적 유로크기로 판단된다. 시뮬레이션결과로부터 최적 유로크기로 성형한 2cm${\times}$2cm크기의 대각선형과 5자형 유동장에 MEA를 결합한 단위전지의 성능을 100W 연료전지평가시스템을 이용하여 측정하였다. 측정결과는 대각선형과 5자형에서 유사하게 높은 OCV가 나타났으며, 전류밀도는 0.6V이하에서는 대각선형이 $2-40mA/m^2$ 더 높았으나 0.7-0.8V에서는 S자형이 $5-10mA/m^2$ 더 높게 나타났다.질을 향상시키고 의료자원의 효율적인 이용을 촉진하기 위해 호스피스 완화의료 서비스의 표준화와 제도화가 필요하다.를 활용한 사용자인터페이스(UI)디자인의 가능성을 확대시킬 수 있을 것이다. 스크린의 사용에 있어서 사용자의 시각적 한계성을 극복하기 위한 새로운 GUI의 시도와 제안은 향후 모바일 기기 디자인의 새로운 방향성을 제시하고 있다.각되며 이를 위해서는 호스피스 관련 기관뿐만 아니라 국가적 차원의 아동 호스피스에 대한 관심과 지원이 요구된다고 생각한다. 양상과 일치하였고 표준조건(water flux 1 cm/일)에서 예측된 이동소요시간에 따라 metolcarb는 most mobile, molinate와 fenobucarb, isazofos는 mobile내지 most mobile, dimepiperate는 moderately mobile이나 mobile, diazinon은 mobile, fenitrothion과 parathion은 slightly mobile 또는 mobile, chloipyrifos-methyl은 immobile이나 slightly mobile 등급에 속하는 것으로 나타났다.히 요구되고 있는 현실이다.브로 출시에 따른 마케팅 및 고객관리와 관련된 시사점을 논의한다.는 교합면에서 2, 3, 4군이 1군에 비해 변연적합도가 높았으며 (p < 0.05), 인접면과 치은면에서는 군간 유의차를 보이지 않았다 이번 연구를 통하여 복합레진을 간헐적 광중합시킴으로써 변연적합도가 향상될 수 있음을 알 수 있었다.시장에 비해 주가가 비교적 안정적인 수준을 유지해 왔다고 볼 수 있다.36.4%)와 외식을 선호(29.1%)${\lrcorner}$ 하기 때문에 패스트푸드를 이용하게 된 것으로 응답 하였으며, 남 여 대학생간에는 유의한

• 대한전자공학회논문지SD
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• 제46권1호
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• pp.98-106
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• 2009

본 논문에서는 ultra mobile PC (UMPC) 및 휴대용 기기 시스템 같이 고속으로 동작하며 고해상도 저전력 및 소면적을 동시에 요구하는 16M-color low temperature Poly silicon (LTPS) thin film transistor liquid crystal display (TFT-LCD) 응용을 위한 1:12 MUX 기반의 1280-RGB $\times$ 800-Dot 70.78mW 0.13um CMOS LCD driver IC (LDI) 를 제안한다. 제안하는 LDI는 저항 열 구조를 사용하여 고해상도에서 전력 소모 및 면적을 최적화하였으며 column driver는 LDI 전체 면적을 최소화하기 위해 하나의 column driver가 12개의 채널을 구동하는 1:12 MUX 구조로 설계하였다. 또한 신호전압이 rail-to-rail로 동작하는 조건에서 높은 전압 이득과 낮은 소비전력을 얻기 위해 class-AB 증폭기 구조를 사용하였으며 고화질을 구현하기 위해 오프 셋과 출력편차의 영향을 최소화하였다 한편, 최소한의 MOS 트랜지스터 소자로 구현된 온도 및 전원전압에 독립적인 기준 전류 발생기를 제안하였으며, 저전력 설계를 위하여 차세대 시제품 칩의 source driver에 적용 가능한 새로운 구조의 slew enhancement기법을 추가적으로 제안하였다. 제안하는 시제품 LDI는 0.13um CMOS 공정으로 제작되었으며, 측정된 source driver 출력 정착 시간은 high에서 low 및 low에서 high 각각 1.016us, 1.072us의 수준을 보이며, source driver출력 전압 편차는 최대 11mV를 보인다. 시제품 LDI의 칩 면적은 $12,203um{\times}1500um$이며 전력 소모는 1.5V/5.5V 전원 저압에서 70.78mW이다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.58-68
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• 2006

본 논문에서는 차세대 디지털 TV 및 무선 랜 등과 같이 고속에서 저전압, 저전력 및 소면적을 동시에 요구하는 고성능 집적시스템을 위한 10b 250MS/s $1.8mm^2$ 85mW 0.13um CMOS A/D 변환기 (ADC)를 제안한다. 제안하는 ADC는 요구되는 10b 해상도에서 250MS/s의 아주 빠른 속도 사양을 만족시키면서, 면적 및 전력 소모를 최소화하기 위해 3단 파이프라인 구조를 사용하였다. 입력단 SHA 회로는 게이트-부트스트래핑 (gate-bootstrapping) 기법을 적용한 샘플링 스위치 혹은 CMOS 샘플링스위치 등 어떤 형태를 사용할 경우에도 10비트 이상의 해상도를 유지하도록 하였으며, SHA 및 두개의 MDAC에 사용되는 증폭기는 트랜스컨덕턴스 비율을 적절히 조정한 2단 증폭기를 사용함으로써 10비트에서 요구되는 DC 전압 이득과 250MS/s에서 요구되는 대역폭을 얻음과 동시에 필요한 위상 여유를 갖도록 하였다. 또한, 2개의 MDAC의 커패시터 열에는 소자 부정합에 의한 영향을 최소화하기 위해서 인접신호에 덜 민감한 향상된 3차원 완전 대칭 구조의 커패시터 레이아웃 기법을 제안하였으며, 기준 전류 및 전압 발생기는 온-칩 RC 필터를 사용하여 잡음을 최소화하고, 필요시 선택적으로 다른 크기의 기준 전압을 외부에서 인가할 수 있도록 설계하였다. 제안하는 시제품 ADC는 0.13um 1P8M CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 각각 최대 0.24LSB, 0.35LSB 수준을 보여준다. 또한, 동적 성능으로는 200MS/s와 250MS/s의 동작 속도에서 각각 최대 54dB, 48dB의 SNDR과 67dB, 61dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $1.8mm^2$이며 전력 소모는 1.2V 전원 전압에서 최대 동작 속도인 250MS/s일 때 85mW이다.

• 대한전자공학회논문지SD
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• 제46권3호
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• pp.60-68
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• 2009

본 논문에서는 HDTV와 같이 고해상도 및 고속의 동작을 동시에 요구하는 고화질 영상시스템 응용을 위한 10비트 200MS/s 65nm CMOS ADC를 제안한다. 제안하는 ADC는 고속 동작에서 저 전력 소면적 구현에 적합한 4단 파이프라인 구조를 기반으로 설계되었으며, 입력단 SHA 회로에서는 1.2V의 낮은 단일 전원 전압에서도 높은 입력 신호를 처리하기 위해 4개의 커패시터를 기반으로 설계하여 $1.4V_{p-p}$의 입력 신호를 ADC 내부 회로에서는 $1.0V_{p-p}$으로 낮추어 사용할 수 있도록 하였다. 또한 높은 전압이득을 갖는 증폭기를 필요로 하는 SHA와 MDAC1은 출력 임피던스가 감소하는 65nm CMOS 공정의 제약 사항을 극복하기 위해 통상적인 2단 증폭기 대신 3단 증폭기 구조를 기반으로 설계하였으며 200MS/s 높은 동작 속도를 고려하여 RNMC 및 multipath 주파수 보상기법을 추가하여 설계하였다. 전력 소모 최소화를 위해 스위치 기반의 바이어스 전력최소화 기법을 sub-ranging flash ADC에 적용하였고, 기준 전류 및 전압 발생기를 온-칩으로 집적하는 동시에 외부에서도 인가할 수 있도록 하여 시스템 응용에 따라 선택적으로 사용할 수 있도록 하였다. 제안하는 시제품 ADC는 65nm CMOS 공정으로 제작되었으며, 측정된 DNL 및 INL은 10비트 해상도에서 각각 최대 0.19LSB, 0.61LSB 수준을 보이며, 동적 성능으로는 150MS/s와 200MS/s의 동작 속도에서 각각 54.4dB, 52.4dB의 SNDR과 72.9dB 64.8dB의 SFDR을 보여준다. 시제품 ADC의 칩 면적은 $0.76mm^2$이며, 1.2V 전원 전압과 200MS/s의 동작 속도에서 75.6mW의 전력을 소모한다.

• 한국전자파학회논문지
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• 제24권11호
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• pp.1055-1063
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• 2013

저 잡음 증폭기는 RF 수신단의 필수적인 요소이며, 다양한 무선시스템에서 사용하기 위하여 넓은 주파수 범위에서 동작하도록 요구된다. 전압 이득, 반사 손실, 잡음 지수, 선형성과 같은 중요한 성능지표들을 신중히 다루어서, 제안하는 LNA의 주요한 성능으로 역할을 하게끔 한다. Buffer 단에서 peaking 인덕터를 사용하며 전체적으로 cascade 구조로써 inductive shunt feedback을 LNA 입력 단에 성공적으로 적용하였다. 광대역 정합 주파수를 얻기 위한 설계식은 상대적으로 간단한 회로구성을 통해 도출된다. 입력 임피던스의 주파수 응답 분석을 위하여 pole과 zero를 광대역 응답을 실현하기 위한 특성으로 기술하였다. 입력 단에 게이트와 드레인 사이의 인덕터는 출력의 3차 고조파를 감소시킴으로 선형성을 크게 향상시킬 수 있다. 제안하는 회로를 $0.18{\mu}m$의 CMOS 공정으로 제작하였고, Pad를 포함한 광대역 LNA의 칩 면적은 $0.202mm^2$이다. 측정 결과는 1.5~13 GHz에서 입력손실은 -7 dB 이하이고, 전압 이득은 8 dB 이상이며, 잡음 지수는 6~9 dB 정도이다. 그리고 IIP3는 8 GHz에서 2.5 dBm이며, 1.8 V 전압에서 14 mA 전류를 소모한다.

• 전기화학회지
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• 제17권1호
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• pp.37-43
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• 2014

본 연구에서 광산수의 재활용을 위해 축전식 탈염공정을 적용하였다. 이를 위해 이온교환폴리머를 코팅한 탄소 전극을 활용하였는데 본 성능을 관찰하기 위해 이온교환폴리머를 코팅하지 않은 탄소 전극으로 광산수의 탈염 운전을 수행하고 비교분석하였다. 또한, 광산수의 높은 농도가 축전식 탈염공정에 미치는 영향을 조사하기 위해 저농도의 기수(NaCl 200 ppm)를 활용한 운전 성능 비교 역시 수행하였다. 연구 결과 이온교환폴리머를 코팅한 탄소 전극을 활용한 광산수 탈염 효율 및 제거양 모두 그렇지 않은 전극에 비해 높았고 에너지 소모량은 더 적게 나타났다. 이는 높은 비패러데이 전류, 높은 염농도에 따른 낮은 용액 저항, 전극 기공 내에서의 이중층 중첩효과에 기인하는 것으로 판단되었다. 또한, 이온교환폴리머를 코팅한 전극을 활용한 기수 탈염 운전 결과 낮은 염농도에 따라 용액의 저항이 높아지고, 제거 대상의 염의 양이 낮아 광산수에 비해 매우 높은 효율을 보였으나, 제거양은 매우 낮음을 알 수 있었다.

• 대한전자공학회논문지SD
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• 제41권1호
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• pp.53-60
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• 2004

본 논문에서는 샘플링 주파수보다 더 높은 입력 대역폭을 얻기 위해서 개선된 부트스트래핑 기법을 적용한 l0b 150 MSample/s A/D를 제안한다. 제안하는 ADC는 다단 파이프라인 구조를 사용하였고, MDAC의 캐패시터 수를 $50\%$로 줄이는 병합 캐패시터 스위칭 기법을 적용하였으며, 저항 및 캐패시턴스의 부하를 고속에서 구동할 수 있는 기준 전류/전압 발생기와 고속 측정이 용이한 decimator를 온-칩으로 구현하였다. 제안하는 ADC 시제품은 0.18 um IP6M CMOS 공정을 이용하여 설계 및 제작되었고, 시제품 ADC의 측정된 DNL과 INL은 각각 $-0.56{\~}+0.69$ LSB, $-1.50{\~}+0.68$ LSB 수준을 보여준다. 또한, 시제품 측정결과 150 MSample/s 샘플링 주파수에서 52 dB의 SNDR을 얻을 수 있었고, 입/출력단의 패드를 제외한 시제품 칩 면적은 2.2 mm2 (= 1.4 mm ${\times}$ 1.6 mm)이며, 최대 동작 주파수인 150 MHz에서 측정된 전력 소모는 123 mW이다.