• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.6
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• pp.60-67
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• 2008

A low-power 2.4GHz fractional-N frequency synthesizer has been designed for 2.4GHz ISM band applications such as Bluetooth, Zigbee, and WLAN. To achieve low-power characteristic, the design has been focused on the power optimization of power-hungry blocks such as VCO, prescaler, and ${\Sigma}-{\Delta}$ modulator. An NP-core type VCO is adopted to optimize both phase noise and power consumption. Dynamic D-F/Fs with no static DC current are employed in designing the low-power prescaler circuit. The ${\Sigma}-{\Delta}$ modulator is designed using a modulus mapping circuit for reducing hardware complexity and power consumption. The designed frequency synthesizer which was fabricated using a $0.18{\mu}m$ CMOS process consumes 7.9mA from a single 1.8V supply voltage. The experimental results show that a phase noise of -118dBc/Hz at 1MHz offset, the reference spur of -70dBc at 25MHz offset, and the channel switching time of $15{\mu}s$ over 25MHz transition have been achieved. The designed chip occupies an area of $1.16mm^2$ including pads where the core area is only $0.64mm^2$.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.46 no.10
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• pp.53-60
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• 2009

Due to increased integration density and reduced threshold voltages, leakage current reduction becomes important in the semiconductor IC design for low power consumption. In a combinational logic circuit, the leakage current in the standby state depends on the values of the input. In this research, we developed a new input vector control method to minimize the leakage power. A new efficient algorithm is developed to find the minimal leakage vector. It can reduce the leakage current by 15.7% from the average leakage current and by 6.7% from the results of simulated evolution method during standby or idle states for a set of benchmark circuits. The minimal leakage input vector, with idle input signal, can also reduce the leakage current by 6.8% from the average leakage current and by 3.2% from the results of simulated evolution method for sequential circuits.

• Journal of the Institute of Electronics and Information Engineers
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• v.51 no.7
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• pp.122-129
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• 2014

Due to remarkable market growth of smart devices, higher performance and more functionalities are required for a core system-on-chip (SoC), and thus the power demand is rapidly increasing. However, aggressive shrink of CMOS transistor have brought severe process variations thereby adversely affected the performance and power consumption under strict power constraint. Voltage binning (VB) scheme is one of the effective post silicon tuning techniques, which can reduce parametric yield loss due to process variations by adjusting supply voltage. In this paper, an optimal supply voltage tuning based voltage binning technique is proposed to reduce average power without an additional yield loss. Considering the different LVCC margins of process corners along with speed and leakage characteristics, the proposed method can optimize the deviation of voltage margin and thus save power consumption. When applying on a 30nm mobile SoC product, the experimental results showed that the proposed technique reduced average power consumption up to 6.8% compared to traditional voltage binning under the same conditions.

• Journal of the Institute of Electronics and Information Engineers
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• v.53 no.1
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• pp.43-50
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• 2016

NAND flash based storage devices adopts multi-channel and multi-way architecture to improve performance using parallel operation of multiple NAND devices. However, multiple NAND devices consume higher current and peak power overlap problem influences on the system stability and data reliability. In this paper, current waveform is measured for erase, program and read operations, peak current and model is defined by profiling method, and estimated probability of peak current overlap among NAND devices. Also, system level TLM simulator is developed to analyze peak overlap phenomenon depending on various simulation scenario. In order to remove peak overlapping, token-ring based simple power management method is applied in the simulation experiments. The optimal peak overlap ratio is proposed to minimize performance degradation based on relationship between peak current overlapping and system performance.

• Proceedings of the IEEK Conference
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• 2003.07c
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• pp.2859-2862
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• 2003

본 논문에서는 과전류로부터 보호해야 할 트랜지스터의 정격전력을 고려해 protection level 을 결정하는 과 전류 보호회로를 제안하였다. 기존의 과전류 보호회로는 과부하시 출력 트랜지스터 양단 전압과는 무관하게 단순히 전류의 크기만을 감지해 보호회로를 동작시키기 때문에 출력 트랜지스터의 정격전력을 고려하지 않고 동작을 한다. 하지만 제안된 회로는 출력전압과 출력전류의 크기를 모두 감지해 protection 여부를 결정하기 때문에 protection 시 출력 트랜지스터에서의 소모전력이 거의 일정하도록 유지시켜준다. Protection level 설정에 있어서 기존 방식과 다른 점을 먼저 살펴보고, 실제 오디오 증폭기의 보호회로로 사용된 회로의 동작원리를 설명하겠다. 아울러 실험을 통해 검증된 과전류 보호회로의 동작 결과를 살펴보겠다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.164-164
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• 2017

해양환경 중 많이 사용되는 철강재료들은 그 가혹한 부식환경에 대응하기 위하여 일반적으로 피복 도장방식법이나 음극방식법이 적용되고 있다. 여기서 음극방식법은 선박 및 해양구조물의 해중부 부식에 대해 가장 효과적인 방식법으로 알려져 있다. 한편, 이와 같이 해수 중 철강재에 음극방식을 적용할 경우, 피방식체인 그 강재 표면에 해수 중 용존된 산소의 음극환원 반응이 일어나며 국부적인 알카리 표면 조건을 형성시켜 $Mg(OH)_2$와 $CaCO_3$의 막을 석출시킨다. 이와같이 음극방식 중 형성된 전착물은 방식해야 될 표면적을 감소시켜 방식전류밀도를 감소시키는 효과가 있는 것으로 보고되고 있다. 이렇게 석출된 전착물은 음극표면에 부분적으로 형성되고, 여러 가지 환경 조건 등의 영향을 받아 그 피막의 형성 정도도 가늠하기 어렵기 때문에 음극방식 설계 시 그 정도에 따른 영향을 고려-반영하기가 곤란하다. 또한 이 전착물은 그 형성 메커니즘에 관한 해석이나 강도, 균일한 밀착성, 장기적인 방식효과 및 효율성 등이 아직 충분히 입증되어 있지 않은 실정에 있다. 따라서 본 연구에서는 해수 중 다양한 전착 프로세스에 의해 제작된 전착물의 기간별, 도장코팅 종류별 특성변화를 분석 및 평가하고, 전착물에 의한 희생양극 소모전류 변화 측정 분석을 통해 전착막을 균일하고 치밀하게 형성시키기 위한 최적의 조건을 찾고자 하였다. 또한 석출속도, 밀착성 및 내식특성을 향상시키기 위해 해수 중 기체를 용해시켜 제작한 막의 특성을 분석-평가하였다. 본 연구에 사용된 강 기판은 일반구조용강(KS D 3503, SS400)으로 ${\varnothing}42.7{\times}1,000mm{\times}4.0t$의 형상으로 제작하였다. 인가된 전류밀도는 1, 3 및 $5A/m^2$이고 도장 코팅 종류별 전착 석출물의 형성차이 비교 분석을 위한 실험은 선박 및 해양구조물에 많이 사용되는 Universal Epoxy 도료 2종을 선정하여 진행하였다. 또한 Steel Wire Mesh의 영향을 알아보기 위해 Mesh를 설치하여 실험을 진행하였다. 기간별-도장 종류별 외관관찰, 전착물의 두께 측정, SEM, EDS 및 XRD를 통해 막의 모폴로지, 조성원소 및 결정구조를 분석하였으며, 전착물의 내식성과 내구성을 평가하기 위해 테이핑 테스트(Taping Test) 및 전기화학적 양극분극 시험을 실시하였다. 희생양극 소모율에 대한 전착물의 영향을 확인하기 위해 외부전원을 인가하여 전착 피막을 형성시킨 강 기판에 희생양극을 연결하여 희생양극 소모효율 측정 시험을 진행하였다. 전착물의 석출량은 시간 및 전류밀도의 증가에 따라 비례하여 증가하였으며, 음극전류 인가 시 금속과 용액 계면 사이의 확산층에서 발생한 $OH^-$ 이온으로 인해 금속과 용액 계면 사이 pH가 부분적으로 증가하여 $Mg(OH)_2$ 화합물이 많이 생성되는 것으로 확인되었다. 또한 Mesh의 부착으로 평활하지 않게 형성된 미세한 굴곡구조 및 표면적 증가로 인하여 단계적으로 피복되는데 필요한 시간이 지연되면서 $CaCO_3$에 비해 $Mg(OH)_2$ 화합물이 상대적으로 증가한 것으로 사료된다. $CaCO_3$(Aragonite) 구조는 견고한 피막으로 치밀하고 화학적 친화력이 높아 우수한 밀착성을 보였으며 전착물의 영향으로 양극 전류가 감소하였고, 이로인해 방식전류 절감효과를 얻을 수 있을 것으로 기대된다.

• Journal of the Korea Institute of Information and Communication Engineering
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• v.14 no.11
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• pp.2575-2580
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• 2010

본 논문은 무선 센서 네트워크를 이용한 현장 견학의 그룹 관리 시스템을 제안한다. 각 그룹을 담당하는 선생님은 휴대형 장치를 이용하여 아이들을 관리하고, 확인할 수 있고, 아이가 그룹을 벗어났을 때 감지할 수 있다. 아이들은 센서 노드를 사용하여 5초마다 패킷을 전송하고, 선생님 주변 30m 이내에 위치하도록 한다. 선생님은 아이들을 관리하고, 없어진 아이들을 확인할 수 있다. 제안한 시스템은 현장 견학뿐만 아니라 수학여행이나 소풍에 사용될 수 있다. 또한 제안한 시스템의 센서 노드는 배터리로 동작되기 때문에 전류 소모량을 측정하여 수명을 예측할 수 있다.

• Proceedings of the Korea Information Processing Society Conference
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• 2017.11a
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• pp.986-987
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• 2017

사용자의 온라인 활동을 추적하는 트래커나 무분별한 광고 등 웹 브라우저의 사용성을 해치는 콘텐츠를 차단하는 웹 브라우저의 기능에 대한 요구는 크게 증가하고 있다. 일부 데스크탑 브라우저 및 모바일 브라우저에서 확장 기능으로 컨텐츠 차단 및 광고 차단 기능을 제공하고 있으며, 삼성 모바일 브라우저인 삼성 인터넷에서도 EasyList의 규칙을 따르는 확장 기능으로 콘텐츠 차단 기능을 구현 적용하였다. 이에 웹 브라우저의 중요 사용성 항목인 페이지 로딩 시간, 전류 소모량의 성능평가를 진행하였다. Alexa top 30 사이트를 기준으로 성능평가를 진행한 결과 페이지 로딩속도는 11.5%, 전류소모량은 16%가 개선되는 것을 확인하였다.

• Information and Communications Magazine
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• v.28 no.11
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• pp.49-55
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• 2011

무선센서네트워크를 위한 무선센서노드는 한정된 전력원을 이용하여 수천에서 수만시간의 동작을 가능하게 해야하므로 초저전력 (Ultra Low Power: ULP) 소모가 매우 중요한 설계 요구조건이 된다. 이를 위해 센서노드의 동작 주기(Duty Cycling)를 제어하는 기법이 전체 전력소모를 줄이는 매우 중요한 기술로 사용되고 있다. 회로의 전력 소모 감소를 위한 몇 가지 중요한 기술에는 회로적으로는 전류 재사용기술과 송수선기 구조로는 Super-regenerative 구조와 On-Off Keying 송수신기 구조가 있다. 또한 ULP Radio가 휴면모드에도 Wake-up을 가능하게 하기 위해서는 초저전력 클락 발생기 회로가 1${\mu}W$이하의 전력소모로 구현할 수 있어야 한다. 이러한 사항들을 적절히 고려함으로써 초저전력 CMOS Radio를 구현할 수 있다.

• Proceedings of the Korean Information Science Society Conference
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• 2006.06a
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• pp.388-390
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• 2006

컴퓨터 연구에 있어서 과거에는 주로 성능 향상을 위한 연구가 진행되었으나, 최근에는 모바일, 유비쿼터스 환경의 도래와 함께 성능에 비례한 전력 소모 문제가 최대의 연구 과제로 대두되고 있다. 전력 소모문제는 컴퓨터 시스템 중 가장 큰 부분을 차지하는 마이크로프로세서를 비롯하여 그래픽 프로세서 메모리, 하드디스크 드라이브를 포함하는 I/O 디바이스, 그리고 메인보드에서 소모되는 누설 전류에 이르기까지 다양한 부문에서 연구되어 지고 있다. 본 논문에서는 각 구성 요소를 모두 포함하는 컴퓨터 시스템에 있어서 전력 소모를 감소하기 위한 주파수 스케일링 방법을 설계 구현하고, 컴퓨터 시스템 레벨에서의 전력 감소 효과를 제시한다.