• Journal of IKEEE
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• v.2 no.2 s.3
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• pp.278-284
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• 1998

This paper describes a l0b CMOS A/D converter (ADC) for HDTV applications. The proposed ADC adopts a typical multi-step pipelined architecture. The proposed circuit design techniques are as fo1lows: A selective channel-length adjustment technique for a bias circuit minimizes the mismatch of the bias current due to the short channel effect by supply voltage variations. A power reduction technique for a high-speed two-stage operational amplifier decreases the power consumption of amplifiers with wide bandwidths by turning on and off bias currents in the suggested sequence. A typical capacitor scaling technique optimizes the chip area and power dissipation of the ADC. The proposed ADC is designed and fabricated in s 0.8 um double-poly double-metal n-well CMOS technology. The measured differential and integral nonlinearities of the prototype ADC show less than ${\pm}0.6LSB\;and\;{\pm}2.0LSB$, respectively. The typical ADC power consumption is 119 mW at 3 V with a 40 MHz sampling rate, and 320 mW at 5 V with a 50 MHz sampling rate.

• Journal of the Korean Institute of Telematics and Electronics D
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• v.35D no.10
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• pp.39-50
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• 1998

Wide-band sharp-transition filters are widely used in applications such as wireless CODEC design or medical systems. Since these filters suffer from large sensitivity and roundoff noise, large word-length is required for the VLSI implementation, which increases the hardware size and the power consumption of the chip. In this paper, a low-power implementation technique for digital filters with wide-band sharp-transition characteristics is proposed using CPL (Complementary Pass-Transistor Logic), LWDF (Lattice Wave Digital Filter) and a modified DIFIR (Decomposed & Interpolated FIR) algorithm. To reduce the short-circuit current component in CPL circuits due to threshold voltage reduction through the pass transistor, three different approaches can be used: cross-coupled PMOS latch, PMOS body biasing and weak PMOS latch. Of the three, the cross-coupled PMOS latch approach is the most realistic solution when the noise margin as well as the energy-delay product is considered. To optimize CPL transistor size with insight, the empirical formulas for the delay and energy consumption in the basic structure of CPL circuits were derived from the simulation results. In addition, the filter coefficients are encoded using CSD (Canonic Signed Digit) format and optimized by a coefficient quantization program. The hardware cost is minimized further by a modified DIFIR algorithm. Simulation result shows that the proposed method can achieve about 38% reductions in power consumption compared with the conventional method.

• Journal of Radiation Protection and Research
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• v.24 no.2
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• pp.73-86
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• 1999

The ion-exchange method for the purification of primary coolant has been used broadly in PWR(pressurized water reactor)-type nuclear power plants due to its high decontamination efficiency, simple system, and easy operation. However, its non-selective removal of metal and non-radionuclides shortens its life, resulting in the generation of a large amount of waste ion-exchange resin. In this study, the feasibility of electrodeionization (EDI) was investigated for the purification of primary cooling water using synthetic solutions under various experimental conditions as an alternative method for the ion exchange. The results shows that as the feed flow-rate increased, the removal efficiency increased and the power consumption decreased. The removal rate was observed as a 1000 decontamination factor(DF) at a nearly constant level. For the synthetic solution of 3 ppm TDS (Total Dissolved Solid), the power consumption was 40.3 mWh/L at 2.0 L/min of feed flow rate. The higher removal rate of metal species and lower power consumption were obtained with greater resin volume per diluting compartment. However, the flow rate of the EDI process decreased with the elapsed time because of the hydrodynamic resistivity of resin itself and resin fouling by suspended solids. Thus, the ion-exchange resin was replaced by an ion-conducting spacer in order to overcome the drawback. The system equipped with the ion-conducting spacer resolved the problem of the decreasing flow rate but showed a lower efficiency in terms of the power consumption, the removal rate of metal species and current efficiency. In the repeated batch operation, it was found that the removal efficiency of metal species was stably maintained at DF 1000.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.45 no.3
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• pp.69-76
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• 2008

This work proposes a 12b 1kS/s 65uA 0.35um CMOS algorithmic ADC for sensor interface applications such as accelerometers and gyro sensors requiring high resolution, ultra-low power, and small size simultaneously. The proposed ADC is based on an algorithmic architecture with recycling techniques to optimize sampling rate, resolution, chip area, and power consumption. Two versions of ADCs are fabricated with a conventional open-loop sampling scheme and a closed-loop sampling scheme to investigate the effects of offset and 1/f noise during dynamic operation. Switched bias power-reduction techniques and bias circuit sharing reduce the power consumption of amplifiers in the SHA and MDAC. The current and voltage references are implemented on chip with optional of-chip voltage references for low-power SoC applications. The prototype ADC in a 0.35um 2P4M CMOS technology demonstrates a measured DNL and INL within 0.78LSB and 2.24LSB, and shows a maximum SNDR and SFDR of 60dB and 70dB in versionl, and 63dB and 75dB in version2 at 1kS/s. The versionl and version2 ADCs with an active die area of $0.78mm^2$ and $0.81mm^2$ consume 0.163mW and 0.176mW at 1kS/s and 2.5V, respectively.

• Proceedings of the KIPE Conference
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• 2016.07a
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• pp.209-210
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• 2016

프로토타입 컨버터 구현 시 전압/전류 제어기의 안정성, 제어 알고리즘, 정상적인 게이트 전압 제어가 보장되지 않은 경우 이를 수정하기 위해 사용하는 기존의 Trial and Error 방식은 조정에 많은 시간 및 비용이 소모된다. 본 논문은 이러한 시간적 비용 저감을 위하여 Control Hardware-in-the-Loop Simulation(CHILS)를 이용하여 제어기의 정상 동작 여부와 성능을 실시간으로 검증하는 방법을 제안한다. 이를 위해 LLC 공진형 컨버터를 CHILS로 구현하여, 개발된 DSP 제어기의 성능을 검증하고자 한다. 제안된 실시간 모의시험에서는 LLC 공진형 컨버터를 Matlab/Simulink에서 모델링 하여, 실제 DSP 제어기의 신호를 컨버터 모델에서 입력받아 모의시험장치의 출력 결과를 관찰함으로써 제어기의 동작 특성을 확인하였다.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.122-122
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• 2009

최근 PC의 성능이 향상되면서, 고성능의 전원공급 장치가 요구되고 있다. 특히 CPU에 대전력을 공급하는 싱크로너스 벅 컨버터는 파워 MOSFET을 구동하기 위해 별도의 구동 IC가 필요하다. 본 논문은 adaptive 지연을 이용하여 파워 MOSFET을 구동하는 싱크로너스 벅 구동 IC를 설계하였다. 고정밀도의 밴드캡 기준회로와 비교기를 이용하여 30 ns의 adaptive 지연을 생성하며, 전력소모를 줄이기 위해 저전압에서 동작하는 UVLO(under voltage lock out)를 설계하였다. 또한 상단 파워 MOSFET을 구동하기 위하여 부트스트랩 방식을 이용하며, 부트스트랩 다이오드를 IC 내부에 내장하여 컨버터의 설계비용을 줄였다. 설계한 구동 IC의 동작 전압 범위는 8 V - 15 V이며, 출력 전류는 최대 2A이다. 싱크로너스 벅 구동 IC는 $0.5\;{\mu}m$ BiCMOS(Bipolar-CMOS) 공정 파라미터를 사용하여 설계되었으며, 시뮬레이션은 Cadence사의 Spectre를 이용하였다.

• Proceedings of the KIEE Conference
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• 2011.07a
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• pp.1648-1649
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• 2011

본 논문에서는 무선 전력 전송을 위한 10W RF Power Source를 설계 및 제작, 측정 하였다. 제작된 RF Power Source는 9~11MHz의 신호 생성을 위한 DDS와 전력 증폭을 위한 전력 증폭기로 구성되어 있다. 근거리 무선 전력 전송은 전자기 유도 또는 전자기 공진 형태의 무선으로 전력을 전달하게 되므로 전력 증폭기의 부하단의 임피던스가 변하게 되어 전력 증폭기의 특성의 변화가 생기는 단점을 가지고 있다. 이러한 단점을 극복하기 위해 본 논문에서는 부하단의 임피던스 변화에 둔감하도록 평형(Balanced)구조를 이용하여 전력 증폭기를 설계하였다. 제작된 RF Power Source는 입력 전원 DC 24V, 소모 전류 1.5A, 사용가능 주파수범위는 9~11MHz, 최대 출력 전력 10W의 특성을 보였다.

• Proceedings of the Materials Research Society of Korea Conference
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• 2003.03a
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• pp.106-106
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• 2003

반도체 소자의 고집적화에 따라 채널길이와 배선선 폭은 점차 줄어들고, 이에 따라 단채널효과, 소스/드레인에서의 기생저항 증가 및 게이트에서의 RC 시간지연 증가 등의 문제가 야기되었다. 이를 해결하기 위하여 자기정렬 실리사이드화(SADS) 공정을 통해 TiSi2, CoSi2 같은 금속 실리사이드를 접촉 및 게이트 전극으로 사용하려는 노력이 진행되고 있다. 그런데 TiSi2는 면저항의 선폭의존성 때문에, 그리고 CoSi2는 실리사이드 형성시 과도한 Si소모로 인해 차세대 MOSFET소자에 적용하기에는 한계가 있다. 반면, NiSi는 이러한 문제점을 나타내지 않고 저온 공정이 가능한 재료이다. 그러나, NiSi는 실리사이드 형성시 NiSi/Si 계면의 산화와 거침성(roughness) 때문에 높은 누설 전류와 면저항값, 그리고 열적 불안정성을 나타낸다. 한편, 초고집적 소자의 배선재료로는 비저항이 낮고 electro- 및 stress-migration에 대한 저항성이 높은 Cu가 사용될 전망이다. 그러나, Cu는 Si, SiO2, 실리사이드로 확산·반응하여 소자의 열적, 전기적, 기계적 특성을 저하시킨다. 따라서 Cu를 배선재료로 사용하기 위해서는 확산방지막이 필요하며, 확산방지재료로는 Ti, TiN, Ta, TaN 등이 많이 연구되고 있다.

• Proceedings of the KIPE Conference
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• 2011.07a
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• pp.222-223
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• 2011

최근 저전력 소모와 얇은 두께, 무 수은, 다양한 색 표현력, 빠른 응답 속도 등의 다양한 장점을 가진 LED(Light Emitting Diode)를 광원으로 이용하는 LCD(Liquid Crystal Display) TV가 큰 주목을 받고 있다. 이러한 LCD TV의 화면을 균등한 휘도로 표현하기 위해 기존의 구동회로는 다 채널의 LED를 정전류로 제어하는 DC/DC 컨버터가 채널마다 각각 적용되었고, 이는 원가 상승 및 효율 저하의 원인이 되었다. 이를 해결하기 위하여 본 논문에서는 각 LED 채널에 적용되는 DC/DC 컨버터 없이 트랜스포머, 커패시터, 다이오드를 이용하여 모든 LED 채널의 정전류 제어가 가능한 저가격형 구동회로를 제안한다. 이는 전력변환 효율과 전력밀도를 획기적으로 개선할 수 있고 수동소자만을 사용하므로 높은 신뢰성을 확보할 수 있다. 본 논문에서는 제안된 회로에 대한 이론적 해석과 실험을 통해 제안 회로의 타당성을 검증한다.

• Proceedings of the KIEE Conference
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• 2008.10a
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• pp.109-110
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• 2008

본 논문에서는 900MHz RFID 수동형 태그 전치부를 설계하고 검증하였다. 문턱전압(threshold voltage) 제거 구조의 전압 체배기, 전류를 이용한 복조 회로로 설계되었으며 파워다운 회로를 추가하여 정류동작의 안정성에 중점을 두었다. PWM(Pulse Width Modulation)을 이용한 변조기를 구조로 입력단에 용량성 임피던스의 변화로 변조 동작을 검증하였다. 삼성 0.18um 공정을 이용하였고, 인식거리는 15m, 평균 소모 전력은 약 60uW이며, 패드를 포함한 칩 사이즈는 $1.22mm^2$이다.