• 한국산업정보학회논문지
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• 제22권1호
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• pp.53-59
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• 2017

본 논문에서는 회로에서의 지연 시간을 줄이기 위해서 사용되는 의사 NMOS (pseudo-NMOS) 구조를 결합한 새로운 지연 무관 방식의 고속 비동기 회로 설계를 제안하고자 한다. 기존의 대표적인 지연 무관 방식의 NCL 비동기 회로 설계는 고신뢰성, 저전력 그리고 반도체 공정 기술에 의존하지 않고 회로를 재사용할 수 있는 용이성 등 많은 장점을 가지고 있다. 그러나 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 많은 복잡한 구조로 인해서 회로 지연의 증가를 가져온다. 따라서 본 논문에서는 고속의 새로운 NCL 게이트와 비동기 파이프라인(pipeline) 구조를 제안하였다. 제안된 방법은 SK-Hynix $0.18{\mu}m$ 공정에서 설계된 $4{\times}4$ 곱셈기를 통해서 적용되었고, 설계된 곱셈기는 모든 경우의 데이터 입력에 대한 전력과 지연이 측정되었고, 기존 NCL 방법과 비교되었다. 실험 결과는 제안된 NCL 구조가 기존의 NCL 구조보다 지연에서 85% 감소함을 보여주었다.

• 한국정보과학회논문지:시스템및이론
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• 제28권7호
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• pp.356-371
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• 2001

본 논문에서는 비동기식 상위수준합성기 제작의 일환으로 효율적인 비동기식 제어부의 자동생성에 관한 방법을 제안한다. 제안된 방법은 목적시스템의 사양으로써 주어진 제어데이터흐름그래프로부터 일련의 체계적인 변환과정을 통하여, 제어부를 구성할 제어회로들에 대응하는 계층적으로 분할된 비동기식 유한상태기들의 집합을 유도한다. 유도된 비동기식 유한상태기들은 현존하는 비동기식 제어회로 합성기를 통하여 해저드 없는 비동기식 제어회로들로 합성되며, 이들은 상호간에 4단계 핸드셰이킹에 기반한 신호교환을 통하여 동작하면서 전체 시스템을 제어하는 계층적으로 분할된 비동기식 제어부를 구성한다. 획득한 제어부는 계층.분산적이며, 면적, 성능 및 합성시간의 측면에서 기존방식을 통하여 생성한 제어부에 비해 우월하다.

• 한국산업정보학회논문지
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• 제19권6호
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• pp.1-6
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• 2014

지연 무관방식의 NCL 비동기 설계는 혁신적인 비동기 회로 설계 방식의 하나로써 견고성, 소비전력 그리고 용이한 설계의 재사용과 같은 많은 장접을 가지고 있다. 그러나, 기존의 NCL 게이트 셀들의 트랜지스터-레벨 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점 또한 가지고 있다. 따라서, 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 고속의 NCL 게이트 셀을 제안하고자 한다. 제안된 고속의 NCL 게이트 셀들은 회로 지연, 영역, 소모 전력에 의해서 기존의 다른 NCL 게이트 셀들과 비교되었다..

• 한국시뮬레이션학회:학술대회논문집
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• 한국시뮬레이션학회 1997년도 춘계 학술대회 발표집
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• pp.36-38
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• 1997

본 논문은 gate-level timed circuits의 자동 합성과 검증에 대한 것으로, 동기 회 로는 디자인을 최적화하기 위해 합성 절차가 사용된 동안 설계서에 명시된 시간 정보에 속 한 비동기 회로의 일부로서 이 시스템은 열거된 일반적인 회로 작용과 시간의 요구 조건에 대해 설계를 해석한다. 이 설계는 영향을 미치는 상태 공간을 구하기 위해 정확하고 효과적 인 시간 해석 알고리즘을 사용해 해석할 수 있는 그래픽 표현으로 자동적으로 변환된다. 이 상태공간으로부터 합성 절차는 standard-cells과 gate-arrays와 같은 반 주문형 반도체로 매핑을 용이하게 하기 위해 기본 게이트만을 사용해 어려움을 해결하는 시간에 대한 회로 유도된다.

• 전자공학회논문지
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• 제52권2호
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• pp.112-118
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• 2015

기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.

• 대한전자공학회논문지SD
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• 제37권9호
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• pp.47-54
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• 2000

713p 비동기 로직 회로 설계를 위한 라이브러리와 heterogeneous 시스템을 위한 인터페이스 회로를 0.25um CMOS 기술을 사용하여 설계하였다. 그리고 heterogeneous 시스템에는 1.6GHz로 동작을 하는 고속 비동기 FIFO 회로를 사용하였다. 또한 Tip-down ASIC 설계를 지원하기 위하여 비동기 기본 셀 레이아웃과 Verilog 모델들을 설계하였다. 본 논문에서는 클럭 skew에 관하여 병목현상을 줄일 수 있는 방법을 제사하였으며 클럭 제어 회로를 사용하여 동기식 회로에서 자주 발생하는 에러를 줄을 수 가 있다. 이와 같이 클럭 제어 회로와 FIFO (First-In First-Out)를 사용하여 다른 주파수로 동작하는 두개의 모듈간의 고속의 데이터 전송을 가능하게 하였으며, 32비트 인터페이스 칩의 코어 사이즈는 $1.1mm{\times}1.1mm$이다.

• 한국지능시스템학회논문지
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• 제22권1호
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• pp.49-55
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• 2012

전역 클럭 없이 외부 입력에 따라서 값이 변하는 비동기 카운터는 우주용 메모리 등 현대 디지털 시스템에서 널리 사용된다. 본 논문에서는 우주 방사능 누적에 기인하는 크리티컬 레이스 고장이 존재하는 비동기 카운터를 위한 고장 극복 기법을 제안한다. 크리티컬 레이스는 비동기 디지털 회로 설계 과정에서 발생하는 대표적인 고장으로서 회로의 다음 안정 상태가 고정되지 않고 여러 값 중 하나로 나오는 비결정적인 특성을 보인다. 이번 연구에서는 비동기 순차 머신에 대한 교정 제어 기법을 이용하여 크리티컬 레이스를 극복할 수 있는 상태 피드백 제어기의 설계 과정을 제시한다. 또한 비동기 카운터 교정 제어 시스템을 VHDL 코드로 구현하고 실험을 통하여 제안된 제어 시스템이 크리티컬 레이스 고장을 극복하는 과정을 예시한다.

• 한국전자파학회논문지
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• 제8권6호
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• pp.645-655
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• 1997

본 논문에서는 CDMA 시스댐에 적용하기 위해 기저 대역에서 설계된 비동기식 동기 추적 회로의 성능을 이론적으로 분석하고 컴퓨터 시뮬레이션을 통해 검증한다. AWGN 채널 환경에서 지터 분산을 펼스 성형 필터, 타이밍 오프셋, 신호 대 잡음 비, 루우프 필터 계수의 함수로 이론적으로 유도하고 2차 동기 추적 회로를 중심으로 루우프 필터의 설계에 판해 고찰한다. 끝으로, 설계된 동기 추적 회로를 ETRI에서 IMT-2000을 위해 설계한 동기식 CDMA 시스템의 역방향 링크에 적용하여 AWGN과 레일라이 페이딩 환경에서의 성능을 시율레이션을 통해 검증한다.

• 대한전자공학회논문지SD
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• 제41권9호
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• pp.57-64
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• 2004

본 논문에서는 비동기식 회로 설계시 2선식(Dual-Rail) 코드를 사용할 때, 회로 구조에서 갖는 신호 천이를 줄여 소비전력을 감소시키는 RZ/NRZ 혼합 데이터 전송 방식을 제안한다. RZ 방식 2선식 코드는 비동기 회로 구현에 많이 사용되고 있으며, 고정 지연을 사용하는 단선구조와는 달리 데이터를 통하여 신호의 유효성을 판별할 수 있다 그러나, 단선 구조에 비해 많은 회로 면적과 모든 신호가 Return-to-Zero의 스위칭에 의해 전력 소비를 가져오므로, 신호 천이의 수를 감소시킬 필요가 있다. 본 논문에서는 RZ/NRZ 방식을 제안하여 스위칭을 약 50% 감소시키며 소비전력을 비교한 결과, 기존의 2선식에 비해 약 23% 정도 감소하는 결과를 얻었다.

• 한국지능시스템학회논문지
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• 제26권2호
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• pp.135-140
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• 2016

비동기 순차 회로를 위한 교정 제어기는 회로를 재설계하지 않고도 회로 내에 존재하는 여러 고장을 탐지하고 극복하는 능력을 보인다. 이번 논문에서는 교정 제어기의 크기를 줄이기 위한 방법으로서 정적 교정 제어기(static corrective controller)를 제안한다. 동적 제어기에 비해 정적 제어기는 제어기 상태가 필요 없으므로 조합 회로(combinational circuit)만으로 구현 가능하다. 본 논문에서는 상태 천이 고장에 대한 정적 내고장성 교정 제어기가 존재할 조건과 설계 과정을 규명한다. 또한 제안된 제어 기법을 FPGA로 구현된 SEU 오류 카운터에 적용하여 그 효용성을 실험적으로 검증한다.