• 출판저널
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• 통권159호
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• pp.26-27
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• 1994

• 조경수
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• 통권89호
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• pp.2-3
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• 2005

• 출판저널
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• 통권260호
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• pp.2-2
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• 1999

• 한국전자파학회논문지
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• 제21권5호
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• pp.453-458
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• 2010

본 논문에서는 18 GHz 대역에서 동작하는 링 발진기를 이용한 4분주 주입 동기 주파수 분주기(Injection-Locked Frequency Divider: ILFD)를 $0.13-{\mu}m$ Si RFCMOS 공정을 이용하여 설계, 제작한 결과를 보인다. 1.5 V의 공급 전압에 대하여 33.4 mW의 전력을 소비하며, 입력 신호가 없을 때 약 -30 dBm의 전력으로 4.98~5.22 GHz에서 자유발진하였다. 0 dBm의 입력 전력에 대하여 3.5 GHz(17.75~21.25 GHz)의 동기 범위를 가지며, 동작 범위는 바랙터 조절에 의해 5.25 GHz(16.0~21.25 GHz)까지 증가하였다. 제작된 칩의 크기는 DC와 RF 패드를 포함하여 $0.76\;mm{\times}0.57\;mm$이다.

• 한국전자파학회논문지
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• 제27권8호
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• pp.717-724
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• 2016

본 논문은 60 GHz 슬라이딩-IF 구조 RF 송수신기를 위한 40 GHz CMOS PLL 주파수 합성기 설계를 다룬다. 광대역에서 안정적인 주입동기식 주파수 합성기 동작을 위하여 인덕티브 피킹 기법을 이용한 주파수 분주기가 설계되었다. 광대역 주파수 분주기는 PLL이 전압 제어 발진기의 전체 주파수 범위에서 안정적으로 동기되는 것을 보장한다. 또한, 전압 제어 발진기와 주입동기식 주파수 분주기 사이의 원치 않는 간섭을 없애기 위하여 주입동기식 버퍼를 설계하여 적용하였다. 설계된 PLL 주파수 합성기는 65 nm CMOS 공정을 이용하여 설계되었으며, 37.9~45.3 GHz 출력 주파수 범위를 갖는다. 1.2 V 전원 전압에서 버퍼 포함 74 mA의 전류를 소모한다.

• 전자공학회논문지
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• 제51권6호
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• pp.63-70
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• 2014

본 논문에서는 낮은 분주비의 분주기를 갖는 위상고정루프에 주파수 체배기를 이용하여 잡음 특성을 개선한 위상고정루프 클럭 발생기를 제안하였다. 전압제어발진기에서 각 지연단의 지연 정도를 지연변화-전압 변환기를 이용하여 전압의 형태로 출력한다. 평균값 검출기를 이용하여 지연변화-전압 변환기 출력 전압의 평균값을 만들어 지연단의 위상 흔들림을 제어하는 전압으로 인가하여 지터를 줄일 수 있다. 제안된 클럭 발생기는 1.8V $0.18{\mu}m$ CMOS 공정을 이용하여 시뮬레이션은 출력 신호의 peak-to-peak 지터값은 11.3 ps이었다.

• 한국통신학회:학술대회논문집
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• 한국통신학회 1987년도 추계학술발표회 논문집
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• pp.165-172
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• 1987

• 월간양계
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• 제36권7호통권417호
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• pp.62-63
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• 2004

고병원성 가금인플루엔자가 끝나고 첫 복을 맞은 육계농가들의 손이 분주하다. 경기도 안성에서 닭 15만수를 사육하는 김명호 보개농장 사장을 찾아 복을 대비한 육계농가의 준비사항을 알아보았다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 Techno-Fair 및 추계학술대회 논문집 전기물성,응용부문
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• pp.161-162
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• 2008

본 논문에서는 820.11n 규격에 적합한 Fractional-N 주파수 합성기를 설계하였다. 본 논문에서 설계한 주파수 합성기의 특징은 PFD(Phase Frequency Detector) 뒷단에 잔여 펄스를 제거하는 Pulse Remover를 연결하여 이중 궤환 Charge Pump의 안정도를 향상시켰으며, Charge Pump에서 동시에 발생하는 Up/Down 전류로 인한 Spike성 전류를 없앰으로서 스퓨리어스를 최소화 시켰다. Pulse Removed RFD를 사용함으로서 발생하는 PFD Deadzon문제는 2N+2분주와 2N-2분주기를 3차의 ${\Delta}{\Sigma}$ Modulator가 선택해줌으로 해결하였다. 삼성 0.18u 공정을 이용하여 설계 하였으며 각 블록은 Cadence spectre를 이용하여 검증하였다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1386-1388
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• 2008

본 논문에서는 820.11n 규격에 적합한 Fractional-N 주파수 합성기를 설계하였다. 본 논문에서 설계한 주파수 합성기의 특징은 PFD(Phase Frequency Detector) 뒷단에 잔여 펄스를 제거하는 Pulse Remover를 연결하여 이중 궤환 Charge Pump의 안정도를 향상시켰으며, Charge Pump에서 동시에 발생하는 Up/Down 전류로 인한 Spike성 전류를 없앰으로서 스퓨리어스를 최소화 시켰다. Pulse Removed PFD를 사용함으로서 발생하는 PFD Deadzon문제는 2N+2분주와 2N-2분주기를 3차의 ${\Delta}{\Sigma}$ Modulator가 선택해줌으로 해결하였다. 삼성 0.18u 공정을 이용하여 설계 하였으며 각 블락은 Cadence spectre 를 이용하여 검증하였다.