• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2017.05a
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• pp.161.1-161.1
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• 2017

최근 OLED기술을 조명에 응용하고자 하는 연구가 급증되고 있다. 이는 유연하고, 대면적 확장이 가능하며, 다양한 형태 구현에 있어 장점이 존재하기에 차세대 감성조명으로써 주목을 받고 있다. 고효율의 OLED 조명을 위해서는 저저항/고유연의 투명전극 소재의 개발을 통해 전기적 손실을 최소화해야하고, 광추출층의 적용을 통해 내부에서 생성된 빛을 외부로 잘 방출시켜 광학적 손실을 최소화해야한다. 이를 위해 많은 다양한 투명전극에 대한 연구와 광추출을 위한 방법에 대한 연구가 진행이 되고 있고, 두 가지 효과를 한번에 얻을 수 있는 집적기판에 대한 수요가 높아지고 있다. 본 연구는 인쇄공정과 플라즈마 공정을 통해, 미세배선이 함몰된 집적 기판을 개발하여 저저항/고유연 투명전극을 구현하였고 기판상 나노구조체 형성을 통해 광추출 효율을 기존에 비해 20% 이상 향상시킬 수 있었다. 이러한 기판은 향후 대면적 OLED 조명에 응용이 가능할 것이라 전망한다.

• Proceedings of the Korean Institute of Surface Engineering Conference
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• 2011.05a
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• pp.51-52
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• 2011

본 연구에서는 전해 구리도금막과 SiN 피복층 사이의 힐락 (Hillock) 및 보이드 (Void) 결함에 미치는 전해 구리도금 공정 및 CVD SiN 피복층 증착 전 NH3 플라즈마 처리 효과에 대해 연구하였다. SiN 피복층 증착전 NH3 플라즈마 효과를 정량화하기 위해 실험계획법을 이용해 NH3 플라즈마 공정 인자가 힐락 결함의 밀도에 미치는 영향에 대해 고찰하였다. 실험결과, 힐락 결함의 밀도는 NH3 플라즈마 인가 시간에 비례한다는 것을 알았다. 보이드 결함의 경우, 구리 씨앗층 및 NH3 플라즈마 조건의 최적화를 통해 구리 씨앗층의 표면 조도를 최소화할 경우 보이드 결함이 최소화된다는 것을 알 수 있었다. 이는 구리 씨앗층의 표면 조도를 최소화함에 따라 전해 구리도금막의 결정립 크기가 커져 결정립 계면에 존재하는 불순물 양이 줄어들었기 때문인 것으로 사료된다.

• Proceedings of the Korean Vacuum Society Conference
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• 2010.02a
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• pp.231-231
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• 2010

현재 Cu배선 제조공정에서 전해도금은 Damascene pattern의 Cu filling에 사용되고 있는데, 우수한 특성의 전해도금을 위해서는 step coverage가 우수한 Cu seed layer가 필수적이다. 현재까지 Cu seed layer를 형성하는 방법으로는 ionized physical vapor deposition(I-PVD)이 사용되고 있는데, 22 nm 이후의 소자에서는 step coverage의 한계로 인해 완벽한 Cu filling 어려울 것으로 예상된다. 본 연구에서는 step coverage가 매우 우수한 atomic layer deposition(ALD) 방법으로 Cu seed layer를 증착하고 그 특성을 기존의 PVD 박막과 비교하였다. Ketoiminate 계열의 +2가 Cu 전구체와 $H_2$를 이용하여 ALD Cu 박막을 증착하였는데 exposure, 기판의 온도를 변화시키면서 기판별로 ALD Cu의 최적공정조건을 도출하였다. ALD Cu seed와 PVD Cu seed 위에 약 $1{\mu}m$의 Cu 박막을 전해도금한 후 박막의 두께, 비저항, 미세구조와 함께 pattern filling 특성을 비교하였다.

• Journal of the Institute of Convergence Signal Processing
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• v.7 no.2
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• pp.81-86
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• 2006

In this paper, a new process detection circuit is proposed. The proposed process detection circuit compares a long channel MOS transistor (L > 0.4um) to a short channel MOS transistor which uses lowest feature size of the process. The circuit generates the differential current proportional to the deviation of carrier mobilities according to the process variation. This method keep the two transistor's drain voltage same by implementing the feedback using a high gain OPAMP. This paper also shows the new design of the simple high gam self-biased rail-to-rail OPAMP using a proposed self-biased super MOS composite circuit. The gain of designed OPAMP is measured over 100dB with $0.2{\sim}1.6V$ wide range CMR in single stage. Finally, the proposed process detection circuit is applied to a differential VCO and the VCO showed that the proposed process detection circuit compensates the process corners successfully and ensures the wide rage operation.

• Journal of the Microelectronics and Packaging Society
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• v.21 no.4
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• pp.117-123
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• 2014

Cu through-vias, which can be used as thermal vias or vertical interconnects, were formed using bottom-up electrodeposition filling as well as top-down electrodeposition filling into open via-holes and their microstructures were observed. Solid Cu through-vias without voids could be successfully formed by bottom-up filling as well as top-down filling with direct-current electrodeposition. While chemical-mechanical polishing (CMP) to remove the overplated Cu layer was needed on both top and bottom surfaces of the specimen processed by top-down filling method, the bottomup process has an advantage that such CMP was necessary only on the top surface of the sample.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.112-112
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• 2008

최근 Ruthenium (Ru) 은 높은 화학적 안정성, 누설전류에 대한 높은 저항성, 저유전체와의 높은 안정성 등과 같은 특성으로 인해 금속층-유전막-금속층 캐패시터의 하부전극으로 각광받고 있다. 또한 Cu와의 우수한 Adhesion 특성으로 인해 Cu 배선에서의 Cu 확산 방지막으로도 주목받고 있다. 그러나 이렇게 형성된 Ru 하부전극의 각 캐패시터간의 분리와 평탄화를 위해서는 CMP 공정이 도입이 필요하다. 이러한 CMP 공정에 공급되는 Slurry 에는 부식액, pH 적정제, 연마입자 등이 첨가되는데 이때 연마입자가 응집하여 Slurry의 분산 안전성 저하에 영향을 줄수 있다. 이로 인해 응집된 Slurry는 Scratch와 Delamination 과 같은 표면 결함을 유발할 수 있으며, Slurry의 저장 안정성을 저하시켜 Slurry의 물리적 화학적 특성을 변화시킬 수 있다. 그리하여 본 연구에서는 Ru CMP Slurry에서의 Surfactant와 같은 분산 안정제에 따른 Surface tension, Zeta potential, Particle size, Sedimentation의 분석을 통해 Slurry 안정성에 대한 영향을 살펴보았다. 그 결과 pH9 조건의 31ppm Dispersant 농도에서 50%이상의 Sedimentation 상승효과를 얻을 수 있었다. 또한 선택된 Surfactant가 첨가된 Ru CMP Slurry를 제조하여 Ru wafer의 Static etch rate, Passivation film thickness 와 Wettability를 비교해 보았다. 그리고 CMP 공정을 실시하여 Ru의 Removal rate와 TEOS에대한 Selectivity를 측정해 보았다.

• Journal of the Microelectronics and Packaging Society
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• v.14 no.4
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• pp.63-69
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• 2007

We investigated interconnection processes using Cu vias for MEMS sensor packages. Ag paste layer was formed on a glass substrate and used as a seed layer for electrodeposition of Cu vias after bonding a Si substrate with through-via holes. With applying electrodeposition current densities of $20mA/cm^2\;and\;30mA/cm^2$ at direct current mode to the Ag paste seed-layer, Cu vias of $200{\mu}m$ diameter and $350{\mu}m$ depth were formed successfully without electrodeposition defects. Interconnection processes for MEMS sensor packages could be accomplished with Ti/Cu/Ti line formation, Au pad electrodeposition, Sn solder electrodeposition and reflow process on the Si substrate where Cu vias were formed by Cu electrodeposition into through-via holes.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.06a
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• pp.543-543
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• 2008

반도체 집적회로의 제조 공정 중 CMP 공정이 필수 핵심기술이 되었다. 이처럼 CMP 공정 기술이 다층 배선 구조의 광역 평탄화를 위해서는 매우 효과적이지만 기계적인 연마패드와 화학적인 식각 작용을 하는 슬러리를 이용하여 연마가 진행되므로 공정 결함이 문제시되어 왔다. 그 중에서도, 소모자재의 비용이 CMP 공정비용의 70% 이상을 차지하는 제조단가가 높다는 단점이 있다. 특히 고가의 슬러리가 차지하는 비중이 40% 이상을 넘고 있어, 슬러리 원액의 소모량을 줄이기 위한 연구들이 현재 활발히 연구 중에 있다. 본 논문에서는 새로운 혼합 연마제 슬러리에 대한 CMP 특성을 통해 기존에 상용화된 슬러리의 CMP 특성과 비교 고찰하여 MAS의 우수성을 입증하고, 최적화된 공정기술 연구의 기반으로 활용하고자 실리카 슬러리에 $MnO_2$ 연마제를 혼합하여 연마특성을 비교분석하였고, AFM, EDX, XRD, TEM분석을 통해 그 가능성을 알아보았다.

• Journal of the Microelectronics and Packaging Society
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• v.21 no.1
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• pp.45-50
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• 2014

Effects of wet chemical treatment and thermal cycle conditions on the quantitative interfacial adhesion energy of $Cu/SiN_x$ thin film interfaces were evaluated by 4-point bending test method. The test samples were cleaned by chemical treatment after Cu chemical-mechanical polishing (CMP). The thermal cycle test between Cu and $SiN_x$ capping layer was experimented at the temperature, -45 to $175^{\circ}C$ for 250 cycles. The measured interfacial adhesion energy increased from 10.57 to $14.87J/m^2$ after surface chemical treatment. After 250 thermal cycles, the interfacial adhesion energy decreased to $5.64J/m^2$ and $7.34J/m^2$ for without chemical treatment and with chemical treatment, respectively. The delaminated interfaces were confirmed as $Cu/SiN_x$ interface by using the scanning electron microscope and energy dispersive spectroscopy. From X-ray photoelectron spectroscopy analysis results, the relative Cu oxide amounts between $SiN_x$ and Cu decreased by chemical treatment and increased after thermal cycle. The thermal stress due to the mismatch of thermal expansion coefficient during thermal cycle seemed to weaken the $Cu/SiN_x$ interface adhesion, which led to increased CuO amounts at Cu film surface.

• Journal of the Microelectronics and Packaging Society
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• v.26 no.2
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• pp.31-43
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• 2019

In this study, polymer elastic bumps were fabricated for the flexible electronic package flip chip bonding and the viscoelastic and viscoplastic behavior of the polymer elastic bumps according to the temperature and load were analyzed using FEM and experiments. The polymer elastic bump is easy to deform by the bonding load, and it is confirmed that the bump height flatness problem is easily compensated and the stress concentration on thin chip is reduced remarkably. We also develop a spiral cap type and spoke cap type polymer elastic bump of $200{\mu}m$ diameter to complement Au metal cap crack phenomenon caused by excessive deformation of polymer elastic bump. The proposed polymer elastic bumps could reduce stress of metal wiring during bump deformation compared to metal cap bump, which is completely covered with metal wiring because the metal wiring on these bumps is partially patterned and easily deformable pattern. The spoke cap bump shows the lowest stress concentration in the metal wiring while maintaining the low contact resistance because the contact area between bump and pad was wider than that of the spiral cap bump.