• Electronics and Telecommunications Trends
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• v.38 no.6
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• pp.52-61
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• 2023

With semiconductor scaling approaching the physical limits, devices including CMOS (complementary metal-oxide-semiconductor) components have managed to overcome yet are currently struggling with several technical issues like short-channel effects. Evolving from the process node of 22 nm with FinFET (fin field effect transistor), state-of-the-art semiconductor technology has reached the 3 nm node with the GAA-FET (gate-all-around FET), which appropriately addresses the main issues of power, performance, and cost. Technical problems remain regarding the foundry of GAA-FET, and next-generation devices called post-GAA transistors have not yet been devised, except for the CFET (complementary FET). We introduce a CFET that spatially stacks p- and n-channel FETs on the same footprint and describe its structure and fabrication. Technical details like stacking of nanosheets, special spacers, hetero-epitaxy, and selective recess are more thoroughly reviewed than in similar articles on CFET fabrication.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2009.06a
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• pp.81-81
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• 2009

반도체 산업의 중심 소재인 실리콘(Si)은 사용 목적과 환경에 따라 물성적 한계가 표출되기 시작했다. 그래서 각각의 목적에 맞는 재료의 개발이 필요하다는 것을 인식하게 되었다. SiC wafer는 큰 band gap energy와 고온 안정성, 캐리어의 높은 드리프트 속도 그리고 p-n 접합이 용이하다. 또한 소재 자체가 화학적으로 안정하고 $500\sim600^{\circ}C$에서 소자 제조 시 고온공정이 가능하며, 실리콘이나 GaAs에 비해 고출력을 낼 수 있는 재료이다. 반도체 소자로 이용하기 위한 wafer 가공 공정에 있어 물리적 힘에 의한 stress를 많이 받아 wafer가 휘는 현상이 생긴다. 반도체 소자의 기본이 되는 wafer가 휨 현상을 일으키면 wafer 위에 소자가 올라갈 경우 소자의 불균일성 때문에 반도체의 물성에 나쁜 영향을 미치게 된다. 그래서 반도체 소자의 기본이 되는 wafer의 휨 현상 개선이 중요하다. 본 연구에서는 산화로에서 Ar 분위기에서 압력 760torr, 온도 $1100^{\circ}C$ 부근에서의 조건으로 진행을 하여 wafer의 Flatness Tester(FT-900, NIDEK) 장비로 SORI, BOW, GBIR 값의 변화에 초점을 맞추었다. SiC 단결정을 sawing후 가공 전 wafer를 열처리하여 가공을 진행하는 것과 열처리 하지 않은 wafer의 SORI, BOW, GBIR 값 비교, 그리고 lapping, grinding, polishing 등의 가공 진행 중간 중간에 열처리를 하여 진행하는 것과 가공 진행 중간 중간에 열처리를 하지 않고 진행한 wafer의 SORI, BOW, GBIR 값의 비교를 통해 wafer의 휨 현상 개성에 관해 알아본다.

• Journal of the Institute of Electronics Engineers of Korea TE
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• v.37 no.4
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• pp.35-46
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• 2000

Semiconductor technology includes from semiconductor materials, design, fabrication, handling of process equipments, reliability test to packaged semiconductor devices. Our departmental curriculum is organized with 2-years/6-quarters system of Ulsan College: the understanding for the fundamental of semiconductor is carried out in the first academic year and the training for the design skill on semiconductor devices will be focused in the second academic year. The main focus is reflected on the worldwide trend on the design engineering of semiconductor devices and considered for the market establishment on design engineers trained by the lab-oriented practice as well as the fundamental of semiconductor technology.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.08a
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• pp.65.2-65.2
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• 2013

발광다이오드, 태양전지, 광센서, 바이오센서, 나노발전기 등을 포함한 여러 종류의 광전자 소자들의 성능을 향상시키기 위한 새로운 기술적 시도들이 제안되어 왔다. 반도체기반 나노구조는 넓은 표면적과 독특한 특성을 가지고 다양한 기능성의 부여가 용이하며, 주로 나노패턴형성 및 식각에 의한 top-down 방법과 성장/합성에 의한 bottom-up 방법들에 의해 제작되어 왔다. 최근, 단순성, 저비용 공정을 바탕으로 소자 표면상에 나노구조를 형성하여 성능을 개선하기 위한 연구가 활발히 이루어지고 있다. 또한 다층박막을 통한 무반사 코팅을 대체할 수 있는 moth-eye 효과를 이용한 생체모방형 서브파장 무반사 나노구조에 대한 관심이 증가하고 있다. 본 발표에서는 실리콘, 화합물, 산화물을 포함한 반도체 나노구조들의 설계 및 제작을 통해 구조적, 광학적 특성을 측정, 분석하고 이들의 다양한 광전자소자 응용에 대한 연구결과를 발표하고자 한다.

• The Magazine of the IEIE
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• v.19 no.5
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• pp.1-15
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• 1992

기억소자의 발달은 진공관식 기억소자로부터 cathode ray tube식 기억소자, magnetic core 기억소자를 거쳐 monolitic 반도체 기억소자로 이어진다. 반도체 기억소자는 planar bipolar transistor를 이용한 기억소자가 처음 소개 되었으나, 고집적 기억소자의 기초를 마련한 것은 MOS DRAM의 효시인 Intel의 1Kb DRAM(1971년)인 것이다. 약 20년 후인 1990년에는 4M DRAM의 양산과 16M DRAM의 개발 완료가 이룩되었으며, 이는 약 10만배의 집적도의 증가를 의미한다. 여기서 우리는 DRAM의 발전과정을 공정, 설계, 제품의 기술적 측면과 전략적 측면에서 고찰하고 앞으로의 전망을 예측해 보고자 한다.

• Proceedings of the Korean Vacuum Society Conference
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• 2016.02a
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• pp.310-310
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• 2016

최근 NAND flash memory는 높은 집적성과 데이터의 비휘발성, 낮은 소비전력, 간단한 입, 출력 등의 장점들로 인해 핸드폰, MP3, USB 등의 휴대용 저장 장치 및 노트북 시장에서 많이 이용되어 왔다. 특히, 최근에는 smart watch, wearable device등과 같은 차세대 디스플레이 소자에 대한 관심이 증가함에 따라 유연하고 투명한 메모리 소자에 대한 연구가 다양하게 진행되고 있다. 대표적인 플래시 메모리 소자의 구조로 charge trapping type flash memory (CTF)가 있다. CTF 메모리 소자는 trap layer의 trap site를 이용하여 메모리 동작을 하는 소자이다. 하지만 작은 window의 크기, trap site의 열화로 인해 메모리 특성이 나빠지는 문제점 등이 있다. 따라서 최근, trap layer에 다양한 물질을 적용하여 CTF 소자의 문제점을 해결하고자 하는 연구들이 진행되고 있다. 특히, 산화물 반도체인 zinc oxide (ZnO)를 trap layer로 하는 CTF 메모리 소자가 최근 몇몇 보고 되었다. 산화물 반도체인 ZnO는 n-type 반도체이며, shallow와 deep trap site를 동시에 가지고 있는 독특한 물질이다. 이 특성으로 인해 메모리 소자의 programming 시에는 deep trap site에 charging이 일어나고, erasing 시에는 shallow trap site에 캐리어들이 쉽게 공급되면서 deep trap site에 갇혀있던 charge가 쉽게 de-trapped 된다는 장점을 가지고 있다. 따라서, 본 실험에서는 산화물 반도체인 ZnO를 trap layer로 하는 CTF 소자의 메모리 특성을 확인하기 위해 간단한 구조인 metal-oxide capacitor (MOSCAP)구조로 제작하여 메모리 특성을 평가하였다. 먼저, RCA cleaning 처리된 n-Si bulk 기판 위에 tunnel layer인 SiO2 5 nm를 rf sputter로 증착한 후 furnace 장비를 이용하여 forming gas annealing을 $450^{\circ}C$에서 실시하였다. 그 후 ZnO를 20 nm, SiO2를 30 nm rf sputter로 증착한 후, 상부전극을 E-beam evaporator 장비를 사용하여 Al 150 nm를 증착하였다. 제작된 소자의 신뢰성 및 내구성 평가를 위해 상온에서 retention과 endurance 측정을 진행하였다. 상온에서의 endurance 측정결과 1000 cycles에서 약 19.08%의 charge loss를 보였으며, Retention 측정결과, 10년 후 약 33.57%의 charge loss를 보여 좋은 메모리 특성을 가지는 것을 확인하였다. 본 실험 결과를 바탕으로, 차세대 메모리 시장에서 trap layer 물질로 산화물 반도체를 사용하는 CTF의 연구 및 계발, 활용가치가 높을 것으로 기대된다.

• Electrical & Electronic Materials
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• v.4 no.2
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• pp.159-174
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• 1991

이중주입효과에 의한 고내압 반도체 스위칭소자의 설계 제작에 촛점을 맞추어 Injection Gate구조와 MOS Gate 구조로 시료소자를 제작해 그 특성을 검토하고 Electrical Switching 및 Oxide막에서의 Breakdown현상에 의한 문제점을 해결해 보고자 Optical Gate구조를 제안하여 이 optically Gated Semiconductor Switching 소자의 동작특성을 연구하고 Injection Gate 구조를 제안하여 이 optically Gated Semiconductor Switching 소자의 동작특성을 연구하고 Injection Gate 및 MOS Gate 구조(Planar type, V-Groove type, Injection Gate mode, Optical Gate mode)로 설계제작된 소자와 특성을 비교 분석하였다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.34 no.4
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• pp.242-245
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• 2021

In this work, we fabricated oxide on an n-type silicon substrate through local anodic oxidation (LAO) using atomic force microscopy (AFM). The resulting oxide thickness was measured and its correlation with load force, scan speed and applied voltage was analyzed. The surface oxide layer was stripped using a buffered oxide etch. Ohmic contacts were created by applying silver paste on the silicon substrate back face. LAO was performed at approximately 70% humidity. The oxide thickness increased with increasing the load force, the voltage, and reducing the scan speed. We confirmed that LAO/AFM can be used to create both lateral and, to some extent, vertical shapes and patterns, as previously shown in the literature.

• Proceedings of the Korean Institute of Industrial Safety Conference
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• 2000.06a
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• pp.70-77
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• 2000

정전기 장해대책의 기본은 정전기의 발생을 억제하는 것과 축적된 전하를 될 수 있는 대로 조속히 완화시키는 것이다. 정전기로 인한 장해는 여러 분야에서 발생되고 있으며 그 중요성 및 심각성을 간과할 수 없다. 그 중에서 반도체 분야는 경제성, 고성능화, 고신뢰성화의 실현을 위하여 반도체소자가 점차 LSI화되고 그 때문에 기술경향은 미세화, 집적화가 매년 진행되어 미크론의 시대에 이르렀으며 접합깊이, 게이트 산화막, 트랜지스터의 길이 등이 상당히 작아지고 있다. (중략)

• Proceedings of the Korean Vacuum Society Conference
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• 2015.08a
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• pp.204.2-204.2
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• 2015

산화물 반도체는 비정질임에도 불구하고 높은 이동도를 나타내며, 적은 누설 전류, 낮은 소비전력, 저온 공정 가능, 가시광선 영역에서 투명한 성질을 가지고 있다. 이와 같은 다양한 장점들로 인해 산화물 반도체를 이용한 트랜지스터는 차세대 플랫 패널 디스플레이 적용에 있어서 핵심 기술로 각광받고 있다. 한편, 소자의 크기가 점점 더 작아짐에 따라 고집적화에 따른 scaling down은 항상 언급되는 이슈이다. 이와 관련하여 소자의 높은 on current는 트랜지스터를 더 작게 구현할 수 있다는 가능성을 보여준다. 따라서 현재 소자의 on current를 높이기 위해서 소자의 구조를 변형하는 연구가 활발히 진행되고 있다. 본 연구에서는 소자의 on current를 높이기 위한 방법으로 ITO buried layer를 이용한 산화물 반도체 pseudo 트랜지스터를 제작하였다. 먼저 채널을 형성하기 전에 ITO buried layer를 형성시켜준 후, 채널 영역으로서 InGaZnO (2:1:1)를 용액 공정을 이용하여 형성시켰다. 이어서 소자의 전기적 특성 향상을 위해 마이크로웨이브 열처리를 1800 W에서 2분간 실시하였다. 또한 대조군으로 ITO buried layer를 갖지 않는 소자를 같은 방법으로 제작하여 평가하였다. 그 결과 ITO buried later를 갖는 소자에서 대조군과 비교하여 높은 on current를 나타냄을 확인하였다. 이와 같은 결과는 낮은 저항의 ITO buried layer가 current path를 제공함과 동시에 더 두꺼운 채널 층을 형성시켜 높은 on current에 기여하기 때문이다. 결과적으로 ITO buried layer를 갖는 소자 구조를 이용함으로써 고성능 트랜지스터를 제작하여 소자를 집적화 함에 있어서 유망한 소자가 될 것으로 예상된다.