• 전력전자학회:학술대회논문집
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• 전력전자학회 2020년도 전력전자학술대회
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• pp.316-317
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• 2020

In this paper, a novel six-level inverter is proposed. Voltage regulation is applied at DC-link and flying capacitors through the implementation of phase-shifted carrier-based modulation with zero-sequence voltage injection. The performance of the proposed structure has been verified under various modulation indices, where low voltage ripple is achieved at each capacitor and total harmonic distortions (THD) of line voltage at unity modulation index is about 15.95%.

• 전기전자학회논문지
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• 제20권2호
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• pp.192-195
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• 2016

본 논문에서는 저항과 BJT를 사용하지 않고 sub-threshold 영역에서 동작하는 저전압, 저전력 기준전압 발생기를 설계하였다. CTAT 전압 발생기는 두 개의 NMOS 트랜지스터를 이용하여 구성하였고, 충분한 영역의 CTAT 전압을 발생시키기 위해 바디 바이어스 회로를 이용하였다. PTAT 전압 발생기는 PTAT 전압을 생성하기 위해 MOS 트랜지스터 입력 쌍의 서로 다른 사이즈 비를 이용하는 차동증폭기 형태로 구성하였다. 제안한 회로는 $0.18-{\mu}m$ 표준 CMOS 공정으로 설계되었다. 시뮬레이션 결과로 290mV의 출력 기준 전압을 가지며, -$20^{\circ}C$ 에서 $120^{\circ}C$의 온도 변화에서 92 ppm/$^{\circ}C$의 전압 변화 지수와 전원전압 0.63V에서 15.7nW의 소모 전력을 갖는 것을 확인하였다.

• 대한전자공학회논문지SD
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• 제43권11호
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• pp.1-7
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• 2006

이상적인(ideal) 이중-게이트(double-gate) 벌크(bulk) FinFET의 3차원(3-D) 시뮬레이션을 수행하여 전기적 특성들을 분석하였다. 3차원 시뮬레이터를 이용하여, 게이트 길이($L_g$)와 높이($H_g$), 핀 바디(fin body)의 도핑농도($N_b$)를 변화시키면서 소스/드레인 접합 깊이($X_{jSDE}$)에 따른 문턱전압($V_{th}$), 문턱전압 변화량(${\Delta}V_{th}$), DIBL(drain induced barrier lowering), SS(subthreshold swing)의 특성들을 살펴보았다. 게이트 높이가 35 nm인 소자에서 소스/드레인 접합 깊이(25 nm, 35 nm, 45 nm) 변화에 따라, 각각의 문턱전압을 기준으로 게이트 높이가 $30nm{\sim}45nm$로 변화 될 때, 문턱전압변화량은 20 mV 이하로 그 변화량이 매우 적음을 알 수 있었다. 낮은 핀 바디 도핑농도($1{\times}10^{16}cm^{-3}{\sim}1{\times}10^{17}cm^{-3}$)에서, 소스/드레인 접합 깊이가 게이트전극보다 깊어질수록 DIBL과 SS는 급격히 나빠지는 것을 볼 수 있었고. 이러한 특성저하들은 $H_g$ 아래의 ${\sim}10nm$ 위치에 국소(local) 도핑을 함으로써 개선시킬 수 있었다. 또한 local 도핑으로 소스/드레인 접합 깊이가 얕아질수록 문턱전압이 떨어지는 것을 개선시킬 수 있었다.

• 전력전자학회:학술대회논문집
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• 전력전자학회 2016년도 전력전자학술대회 논문집
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• pp.271-272
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• 2016

본 논문에서는 ESS 구성을 위한 고효율 3-레벨 양방향 인버터를 제안한다. 제안된 인버터는 저주파 레그와 고주파 레그로 구성되어, dc-link 전압과 계통간의 양방향 전력 변환을 수행한다. 제안된 인버터는 3-레벨의 전압을 제공하며 기존 풀브리지 타입의 2-레벨 인버터에 비해 고조파 성분이 적고 필터의 크기를 줄일 수 있다. 또한, 소자들에 걸리는 전압 스트레스가 낮고 동작 중에 스위칭 소자의 바디 다이오드를 사용하지 않기 때문에 도통 손실과 스위칭 손실을 최소화 할 수 있다. 따라서 제안하는 양방향 인버터는 기존 2-레벨 인버터 대비 높은 계통 전류 품질과 높은 효율을 제공한다. 최종적으로 시제품을 제작하여 제안하는 양방향 인버터의 타당성을 검증하였다.

• 전기전자학회논문지
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• 제26권1호
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• pp.124-128
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• 2022

기존 LDO 레귤레이터 외부 커패시터는 오버슈트 및 언더슈트와 같은 과도 응답 특성을 줄일 수 있다. 그러나 본 연구에서 제안한 Capless LDO 레귤레이터는 과도 응답을 개선하고 우수한 전류 구동 능력을 제공하기 위해 패스 트랜지스터에 바디 기술을 적용하였다. 제안하는 LDO 레귤레이터의 동작 조건은 3.3V ~ 4.5V 범위의 입력 전압, 최대 부하 전류 200mA, 출력 전압 3V로 설정하였다. 측정 결과, 부하 전류가 100mA일 때 전압은 언더슈트 상태에서 95 mV, 오버슈트 상태에서 105 mV임을 확인 할 수 있었다.

• 전자공학회논문지
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• 제49권12호
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• pp.179-183
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• 2012

3차원 시뮬레이션을 이용하여 터널링 전계효과 트랜지스터(TFET)의 불순물 분포 변동(RDF) 효과에 대해 살펴보았다. TFET의 RDF 효과는 매우 낮은 바디 도핑 농도 때문에 많이 논의되지 않았다. 하지만 본 논문에서는 임의로 생성되고 분포되는 소스 불순물이 TFET의 문턱전압 ($V_{th}$)과 드레인 유기 전류 증가 (DICE), 문턱전압이하 기울기 (SS)의 변화를 증가시킴을 발견하였다. 또한, TFET의 RDF 효과를 감소시킬 수 있는 몇 가지 방법을 제시하였다.

• 한국전자통신학회논문지
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• 제6권1호
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• pp.118-122
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• 2011

플래시메모리의 쓰기나 소거 등의 프로그래밍 동작을 위해서는 각기 다른 고전압이 필요하며, 이를 위해서 차지펌프회로가 사용되어 왔다. 본 논문에서 제안되는 차지펌프회로는 VCO를 이용하여 외부에서 인가되는 기준전압과 차지펌프의 출력이 일치하도록 클락 주파수를 조절해줌으로서 공정에 의한 오차뿐만 아니라 차지펌프의 각 단을 구성하는 MOSFET의 바디효과에 관계없이 예측 가능한 출력을 발생하는 회로이다.

• 한국정보통신학회논문지
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• 제18권12호
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• pp.2975-2981
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• 2014

기존 유선기반의 미소자기감지 시스템은 자기신호를 전기신호로 변환하여 신호처리부로 송신하는 과정에서 AC성 노이즈가 유입되고, 필터링 과정에서 과도한 신호의 시간 및 위상 지연 현상이 발생한다. 본 논문에서는 컨베어 이송장치에서의 무선통신 기술을 적용한 미소자기감지 시스템을 설계하고 구현한다. 무선미소자기시스템은 자기센서 검출부, 신호처리부, 무선센서네트워크부, 시스템 제어부 및 모니터링부로 구성하고, 무선 미소자기감지 시스템을 통해 밸브바디 내에 스틸볼이 삽입되어 있는 경우 자기센서 전압 값이 변화하는 것으로 감지하였다. 기존 유선기반의 시스템에 비해 검출 정확도 및 시간 지연 감소 등 성능이 향상됨을 평가를 통해 나타났으며, 패킷수신률 분석을 통해 미소자기시스템의 무선 적용 가능성을 확인하였다.

• 한국정보통신학회논문지
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• 제21권2호
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• pp.345-352
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• 2017

본 논문에서는 전원전압 1V에서 동작하는 산소 및 과산화수소 기반의 혈당전류를 측정할 수 있는 통합형 정전압분극장치를 설계하고 제작하였다. 정전압분극장치는 저전압 OTA, 캐스코드 전류거울 그리고 모드 선택회로로 구성되어 있다. 정전압분극장치는 산소 및 과산화수소 기반에서 혈당의 화학반응으로 발생하는 전류를 측정할 수 있다. OTA의 PMOS 차동 입력단의 바디에는 순방향전압을 인가하여 문턱전압을 낮추어 낮은 전원전압이 가능하도록 하였다. 또한 채널길이변조효과로 인한 전류의 오차를 줄이기 위해 캐스코드 전류거울이 사용되었다. 제안한 저전압 정전압분극장치는 Cadence SPECTRE를 이용하여 설계하였으며, 매그나칩 $0.18{\mu}m$ CMOS 공정을 이용하여 제작되었으며 회로의 크기는 $110{\mu}m{\times}60{\mu}m$이다. 전원전압 1.0V에서 소모전류는 최대 $46{\mu}A$이다. 페리시안화칼륨($K_3Fe(CN)_6$)을 사용하여 제작된 정전압분극장치의 성능을 확인하였다.

• 한국정보통신학회논문지
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• 제20권7호
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• pp.1303-1310
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• 2016

본 논문에서는 전원전압 0.5V의 심전도 검사기(ECG)를 설계하고 칩으로 제작하여 성능을 확인하였다. ECG는 계측 증폭기, 6차 gm-C 저역 통과 필터 그리고 가변이득증폭기로 구성되어 있다. 계측증폭기는 이득이 34.8dB, 6차 gm-C 저역 통과 필터는 400Hz의 차단주파수를 가지게 설계되었다. 저역 통과 필터의 연산 트랜스컨덕턴스 증폭기는 저전압 동작을 위하여 차동 바디 입력 방법을 사용하였다. 가변이득증폭기의 이득 범위는 6.1~26.4dB로 설계되었다. 설계된 심전도 검사기는 TSMC $0.18{\mu}m$ CMOS 공정을 이용하여 $858{\mu}m{\times}580{\mu}m$의 칩크기로 제작되었다. 측정은 입력 신호를 포화시키지 않도록 외부 연결 저항을 조절하여 이득을 낮춘 상태에서 진행한바, 중간 주파수 이득 28.7dB, 대역폭은 0.5 - 630Hz을 얻었으며, 전원전압 0.5V에서 동작함을 확인하였다.