• Journal of the Korean Operations Research and Management Science Society
• /
• v.14 no.2
• /
• pp.27-42
• /
• 1989

REA (Restricted Entity Aspect) model is a knowledge representation model to classify the aspect type, the EA model component, into five aspects (IS-A-aspect, A-PART-OF aspect, attribute aspect, role aspect, and operation aspect). EATPS, the knowledge representation system, consists of user interface module, knowledge creation module, instance management module, schema management module, and integrity checking module. EATPS creates and manages interactively REA model based knowledge base. This paper shows the structure and functions of EATPS, the design and interactive construction of the knowledge definition language EAKDL, the functions and algorithm of class creation module, and the functions and algorithm of instance creation module to include inheritance inference mechanism.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2013.11a
• /
• pp.1525-1527
• /
• 2013

본 논문에서는 저시력자의 개선된 독서 환경을 제공하는 시각보조기기를 위한 실시간 영상처리 SoC(System on Chip) 하드웨어 구조 설계에 대해서 기술한다. 기존의 시각보조기기는 화면 영상이 실제 움직임보다 늦게 출력되는 잔상 현상이 발생하며, 색 변환 기능도 제한적이다. 따라서 본 논문에서 제안하는 실시간 영상처리 SoC 하드웨어 구조는 데이터 연산을 최소화함으로써 잔상 현상이 감소되며, 저시력자를 위한 다양한 색상 모드를 지원한다. 제안하는 영상처리 SoC 하드웨어 구조는 Core-A 모듈, Memory Controller 모듈, AMBA AHB bus 모듈, ISP(Image Signal Processing) 모듈, TFT-LCD Controller 모듈, VGA Controller 모듈, CIS Controller 모듈, UART 모듈, Block Memory 모듈로 구성된다. 시각보조기기를 위한 실시간 영상처리 SoC 하드웨어 구조는 Virtex4 XC4VLX80 FPGA 디바이스를 이용하여 검증하였으며, TSMC 180nm 셀 라이브러리로 합성한 결과 동작주파수는 54MHz, 게이트 수 197k이다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
• /
• 2008.05a
• /
• pp.670-673
• /
• 2008

Optimized algorithms and numerical expressions which had been verified through C program simulation, should be analyzed again with HDL (hardware description language) such as Verilog, so that the verified ones could be modified to be applied directly to hardware implementation. The reason is that the characteristics of C programming language design is intrinsically different from the hardware design structure. The hardware IP verified doubly in view of hardware structure together with algorithmic verification, was implemented on the Altera Excalibur FPGA device equipped with ARM9 microprocessor core, to a real chip prototype, using Altera embedded system development tool kit. The implemented finite field calculation IPs can be used as library modules as Elliptic Curve Cryptography finite field operations which has more than 193 bit key length.

• Proceedings of the IEEK Conference
• /
• 2001.09a
• /
• pp.465-468
• /
• 2001

MPEG-4 Parametric Coding 중 저 비트율로 음성신호를 부호화하는 HVXC(Harmonic Vector excitation Ending)의 복호화 모듈인 LSP 합성필터와 무성음 합성부, 유성음 합성부를 VHDL을 이용하여 구현하였다. MPEG-4 HVXC의 복호화 과정은 코드북을 이용하여 LSP 계수, VXC signal, 그리고 Spectral Envelop이 복호화 되어 각각 LSP 역필터, 무성음과 유성음 합성단을 통과하여 LPC계수와 유,무성음 여기신호로 변환된 후 LPC 합성필터링 과정을 거쳐 최종적으로 음성신호를 출력시킨다. LSP inverse filter에서 사용되는 cosine함수값을 위하여 Table based Approximation을 이용하여 적은 양의 Table 값을 사용하여 정확하고 고속의 cosine 연산을 수행하였다. VXC 복호화 과정에서는 신호의 중복성을 제거하는 Hidden Address in LSH 방법을 사용하여 코드북의 크기를 줄였다. 유성음 합성단에서는 IFFT 모듈을 이용하여 연산속도를 증가 시켰다. 최종적으로 위와 같이 구현된 시스템을 Simulation을 통해 Software 검증을 하였다.

• Proceedings of the Korean Information Science Society Conference
• /
• 2002.04a
• /
• pp.769-771
• /
• 2002

임계 암호시스템은 현대 암호학에서 중요한 한 축을 이루는 암호학의 한 분야이다. 본 논문에서는 임계 암호시스템의 근간이 되는 비밀 분산(Secret Sharing)의 한 분야인 (k, n) threshold scheme에서 능동적 비밀 분산 (Proactive Secret Sharing)을 위한 공유(Share)갱신 방법을 개선한 새로운 공유 갱신 방법을 제안한다. 이전 방법은 각 참여자당 O(n$^2$)의 모듈라 멱승 연산을 수행하는데 비하여 제안 방법은 O(n)의 모듈라 멱승 연산만으로 공유갱신이 가능하다. 이와 함께 본 논문에서는 k ＜(1/2)n-1인 경우에 대하여 제안 방법의 안전함을 증명한다.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2003.05b
• /
• pp.1015-1018
• /
• 2003

본 논문은 날로 증가하는 데이터 처리 요구를 데이터 처리 전용 칩을 이용하여 데이터베이스, 데이터 마이닝, 또는 전문가 시스템 통과 같이 데이터 비교연산에 시간을 많이 소모하는 응용 소프트웨어의 처리 속도를 최소화 할 수 있는 시스템을 제안한다. 본 시스템은 기존의 숫자처리(numeric processing)보다는 기호처리(symbolic processing)를 위해서 관계 연산(relation operation) 모듈을 이용하여 입력된 데이터들을 하드웨어 레벨에서 고속으로 처리한다. 본 시스템은 칩으로 설계되어 하드디스크 레벨에서 시스템을 가속 시린 수도 있고, IP(Intellectual Property)로 구현되어 SoC(System-on-a-chip)의 한 모듈로서 프로세서 레벨에서 시스템을 가속시킬 수도 있다.

• Proceedings of the KAIS Fall Conference
• /
• 2009.05a
• /
• pp.620-623
• /
• 2009

프레임 단위로 처리하는 카메라 영상 처리 기술에는 AWB, AE, AF 등이 있으며, AF는 고가의 초점제어 장치를 필요로 하기 때문에, AWB와 AE만이 모든 카메라에 기본적으로 탑재되는 핵심기능이다. ODM은 AWB나 AE 동작을 위해서 필요한 파라미터를 프레임 단위로 계산하는 하드웨어 모듈을 지칭한다. 본 논문에서는 R, G, B 평균값으로부터 밝기값을 연산하는 수식을 단순화하고, AE ODM과 AWB ODM을 통합하여, AE와 AWB에서 필요로 하는 모든 가산/제산 연산을 단 한 개의 가산기와 제산기를 이용하여 구현되는 ODM 구조를 제안한다. 제안한 ODM 구조 최소한의 연산자만을 사용하도록 구현되기 때문에, ISP를 내장하는 저가형 이미지 센서에 적합한 특성을 가진다.

• The Journal of Information Technology
• /
• v.5 no.4
• /
• pp.145-154
• /
• 2002

The Extension of Base is a fundamental Method to expend the moduli in RNS(Residue Number System). RNS has the benefit of parallelism and no carry propagation at each moduli, but division , extension of base and etc. is the problem of RNS in case of the operation speed.Generally this method is applied to system using Mixed Radix Conversion. it appears to decrease the size of Arithmetic Unit, but increasing the time of operation. So in this paper, the Improved Extension of Base is proposed using Chinese Remainder Theorem. it has the comparative small size and Improved speed.

• Proceedings of the Korea Information Processing Society Conference
• /
• 2001.04a
• /
• pp.371-374
• /
• 2001

본 논문에서는 셀룰라 오토마타(Cellular Automata : CA)를 이용한 다항식 모듈라 멱승 알고리즘을 제안한다. 또한 이를 이용하여 공개키 암호 알고리즘인 EiGamal 알고리즘을 구현한다. 기존의 모듈라 멱승 알고리즘은 대부분 선형 귀환 시프트 레지스트(Linear Feedback Shift Register : LFSR)를 이용하여 구현하였다. 그러나 LFSR을 이용한 구조는 기저가 자주 변경되는 연산에 대하여 구현하기에 곤란한 단점을 가지고 있다. 본 논문에서 제안된 알고리즘은 CA의 병렬성과 높은 적응성을 이용함으로써 기저가 자주 변경되는 멱승 연산 알고리즘에 쉽게 적용할 수 있는 장점이 있다.

• Journal of the Institute of Electronics Engineers of Korea SC
• /
• v.40 no.6
• /
• pp.24-30
• /
• 2003

This study focuses on the arithmetical methodology and hardware implementation of low system-complexity A $B^2$＋C operator over GF(2$^{m}$ ) using the irreducible AOP of degree m. The proposed parallel-in parallel-out operator is composed of CS, PP, and MS modules, each can be established using the array structure of AND and XOR gates. The proposed multiplier is composed of (m＋1)$^2$ 2-input AND gates and (m＋1)(m＋2) 2-input XOR gates. And the minimum propagation delay is $T_{A}$ ＋(1＋$\ulcorner$lo $g_2$$^{m}$ $\lrcorner$) $T_{x}$ . Comparison result of the related A $B^2$＋C operators of GF(2$^{m}$ ) are shown by table, It reveals that our operator involve more lower circuit complexity and shorter propagation delay then the others. Moreover, the interconnections of the out operators is very simple, regular, and therefore well-suited for VLSI implementation.