• 한국통신학회논문지
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• 제27권10A호
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• pp.969-979
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• 2002

본 논문에서는 디지털 무선통신에서 데이터 판정 오류의 원인이 되는 송수신 신호의 신호세력 차이에 의한 간섭(Interference)을 최소화시키는 새로운 방법을 제안하였다. 이 방법은 송수신 신호간의 위상차와 신호세력의 차이로 인하여 발생되는 간섭을 억제하기 위해서, 검출된 수신 신호의 위상에 따라 송신신호의 위상을 보상함으로써 송수신 신호가 항상 직교를 유지하도록 하는 방법이다. 수신신호의 위상잡음과 위상지연을 검출하기 위하여 기준 신호원으로 사용도는 VCO는 MOS회로로 구현하였고, 위상지연이 있는 신호를 얻기 위하여 화이트가우시안 노이즈(AWGN)를 통과시킨 신호를 사용하였다. 화이트가우시안 노이즈를 통과한 신호를 송신기의 변조기에서 위상지연과 위상잡음을 보상하였으며, 보상된 신호는 준직접변환 수신기와 QPSK 복조방식을 사용하영 데이터를 복원하였다. 변조기에서 보상된 송신 신호는 항상 수신 신호와 직교가 유지되므로 송수신기간의 간섭을 억제 할 수 있었으며, 또한 데이터의 판정오류 확률을 비교하였고, 모의 실험을 통하여 효용성을 입증하였다.

• 한국통신학회논문지
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• 제40권1호
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• pp.9-15
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• 2015

S급 전력 증폭기 응용을 위한 CMOS 대역 통과 델타 시그마 변조기(BPDSM)와 캐스코드 E급 전력 증폭기를 설계 및 제작 하였다. 대역 통과 델타 시그마 변조기는 1 GHz의 샘플링 주파수로 250 MHz의 입력 신호를 펄스폭 변조 방식의 디지털 신호로 변조하며 양자화 잡음을 효과적으로 제거하였다. 대역 통과 델타 시그마 변조기는 25 dB의 SQNR을 가지며 1.2 V 전원 전압에서 24 mW의 전력을 소비한다. 캐스코드 E급 전력 3.3V 전원에서 동작하며 최대 18.1 dBm의 출력 전력을 가지며 25%의 드레인 효율을 보였다. 두 회로 모두 동부 0.11 um RF CMOS 공정으로 제작되었다.

• 한국통신학회논문지
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• 제33권5C호
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• pp.395-402
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• 2008

본 논문에서는 무선 통신 분야의 WLAN/WMAN 시스템에 집적화할 수 있도록 I/Q 채널 12비트 40MS/s 파이프라인 아날로그-디지털 변환기를 제안하였다. 제안하는 A/D 변환기는 높아진 동작 속도와 CMOS 소자의 최소 선폭이 작아지며 생기는 듀티 사이클의 변화를 보정해 줄 수 있는 DLL 기반의 듀티 사이클 보정 회로를 집적화 하였다. 입력 듀티 사이클이 1%에서 99%까지 변동이 있어도 정확한 50%의 듀티 사이클을 가진 신호로 보정 가능하도록 설계하였다. 제작된 A/D 변환기는 $0.18{\mu}m$ CMOS n-well 1-poly 6-metal 공정으로 제작되었으며, 전력 소모는 1.8V 전원 전압에서 184mW이다. 샘플링 및 입력 주파수가 각각 20MHz, 1MHz 일 때 52dB의 SNDR과 59dBc의 SFDR을 나타내었다.

• 전기전자학회논문지
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• 제25권4호
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• pp.721-727
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• 2021

본 논문은 게이티드 링 발진기를 이용한 UWB(Ultar-wideband) 임펄스 생성기 구조에 관한 내용이다. 기존 구조에서 필요로 하던 수 GHz의 발진기 및 PLL 회로를 게이티드 링 발진기로 대체하여 회로의 복잡도와 전력 낭비를 줄였다. 제안하는 방식은 링 발진기의 Head switch에 인가되는 Enable 신호의 길이를 조정함으로써 필요한 구간에만 발진기를 동작시키고 임펄스를 생성함으로써 출력 없이 쉬는 시간 동안 낭비되는 전력을 줄였다. 그리고 카운터를 통한 Pulse shaping 방법을 통해 사이드 로브의 발생을 억제하고 주파수 대역 변경을 위해 중심 주파수 변경시 대역폭 변화를 막을 수 있었다. 설계된 UWB 임펄스 생성기는 디지털 비트를 조정함으로써 6.0GHz에서 8.8GHz의 중심 주파수를 변경할 수 있으며 또한 사용 대역폭을 약 1.5GHz로 유지할 수 있음을 검증하였다.

• 대한전자공학회논문지SD
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• 제37권12호
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• pp.60-69
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• 2000

광대역 무선 디지털 통신 시스템용 파이프라인 적응 결정귀환 등화기(pipelined adaptive decision-feedback equalizer; PADFE)를 0,25-${\mu}m$ CMOS 공정을 사용하여 full custom 단일 칩으로 설계하였다. ADFE의 동작속도를 향상시키기 위해 DLMS(delayed least-mean-square)을 적용한 2-stage 파이프라인 구조로 설계하였다. PADFE의 필터와 계수갱신 블록 등 모든 연산을 redundant binary(RB) 수치계로 처리하였으며, 2의 보수 수치계를 사용하는 기존의 방식에 비해 연산량의 감소와 동작속도의 향상이 얻어졌으며, 또한 전체적인 구조의 단순화에 의해 VLSI 구현이 용이하다는 장점을 갖는다. COSSAP을 이용한 알고리듬 레벨 시뮬레이션을 통해 파이프라인 stage 수, 필터 tap 수, 계수 및 내부 비트 수 등의 설계 파라메터 결정과 bit error rate(BER), 수렴속도 등을 분석하였다. 설계된 PADFE는 약 205,000개의 트랜지스터로 구성되며, 코어의 면적은 41.96\times1.35-mm^2$이다. 시뮬레이션 결과, 2.5-V 전원전압에서 200-MHz의 클록 주파수로 동작 가능할 것으로 예상되며, 평균 전력소모는 약 890-mW로 예측되었다. 제작된 칩의 테스트 결과로부터 기능이 정상적으로 동작함을 확인하였다.

• 전자공학회논문지
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• 제52권6호
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• pp.137-143
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• 2015

Field-programmable gate array (FPGA) 기반 시간-디지털 변환기 (time-to-digital converter: TDC)는 구조가 단순하고, 빠른 변환속도를 갖는 딜레이 라인 (delay-line) 방식을 주로 사용한다. 하지만 딜레이 라인 방식 TDC의 시간 측정범위를 늘리기 위해서는 딜레이 라인의 길이가 길어지므로 사용되는 소자가 많아지고, 비선형성으로 인한 오차가 증가하는 단점이 있다. 따라서 본 논문은 동일한 길이의 딜레이 라인에 펄스 트레인 (pulse-train)을 입력하여 시간 측정범위를 향상시키고, 리소스를 효율적으로 사용하는 방식을 제안한다. 펄스 트레인 입력 방식의 TDC는 긴 시간을 측정하기 위하여 시작신호의 입력과 동시에 4-천이 (transition) 펄스 트레인이 딜레이 라인에 입력된다. 그리고 동기회로 (synchronizer) 대신 천이 상태 검출부를 설계하여 중지신호 입력 시 사용된 천이를 판별하고, 준안정 상태 (meta-stable state)를 피하면서 딜레이 라인의 길이를 줄이는 구조를 갖는다. 제안한 TDC는 72개의 딜레이 셀 (delay cell)을 사용하였고, 파인부 (fine interpolator)의 성능 측정 결과, 시간 측정범위는 5070 ps, 평균 분해능은 20.53 ps, 최대 비선형성은 1.46 LSB였으며, 시간 측정범위는 계단 (step) 파형을 입력신호로 사용하는 기존 방식 대비 약 343 % 향상되었다.

• 한국전자파학회논문지
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• 제19권3호
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• pp.366-375
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• 2008

일반적으로 고속의 디지털부와 아날로그부의 귀환 전류 평면(Return Current Plane: RCP)은 분할된다. 이것은 PCBs(Printed Circuit Boards)에서 각 서브 시스템 사이의 노이즈가 서로 간섭을 일으키지 않도록 하기 위해 이루어지지만, 각 서브 시스템 사이에 연결된 신호선이 존재하는 경우, 이러한 분할은 원치 않는 효과를 발생시킨다. RCP의 분할은 회로적인 측면에서 신호 무결성(Signal Integrity)에 악영향을 미치고, EMI(Electromagnetic Interference) 측면에서 전자파의 복사 방출을 증가시키는 주된 요인이 된다. 이러한 신호 무결성을 유지하기 위한 방법으로 component bridge(저항 브릿지, 커패시터 브릿지, 페라이트 브릿지 등: CB)가 사용되고 있지만 아직 정확한 CB의 사용 지침이 부족한 실정이다. 본 논문에서는 신호 무결성 측면에서 다중-CB 사용 방법에 대한 설계 원리를 측정과 시뮬레이션을 통해 분석하고 노이즈 저감 방법에 대한 설계 방법을 제시하고자 한다. 일반적으로 CB, 사이의 간격은 ${\lambda}/20$로 페라이트 비드(ferrite bead)를 사용하도록 권장하고 있다. 본 논문은 CB의 다중 연결시 페라이트 비드와 칩 저항에 대한 설계 방법을 측정과 시뮬레이션을 통하여 증명하였고, 다중 연결된 칩 저항$(0{\Omega})$이 신호 무결성 측면에서 더욱 더 효과적인 설계 방법임을 증명하였다.

• 전자공학회논문지 IE
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• 제46권4호
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• pp.1-7
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• 2009

ITS와 ETC 기술은 새로운 도로의 건설 없이 교통 능률과 이동 안전성을 개선하는 것을 목표로 한다. 이를 실현하는 한 방법으로 요즘 DSRC가 각광을 받고 있다. 2007년 5월에 공표된 중국 DSRC 표준은 낮은 비트 전송율, 단문 메시지 그리고 단순한 MAC 제어를 가지고 있다. DSRC 시스템 사용자들은 전지 1개로 1년 이상의 긴 사용기간을 원한다. 본 논문에서는 초저전력 소비 구조의 SoC를 설계하고자 한다. 몇몇 디지털 논리 개념과 아날로그 전력 제어 논리가 전력 소비를 줄이기 위한 기법으로 사용되었다. SoC 동작 모드, 클럭 속도, 동작 전압 범위, 웨이크업 신호 검출기, 아날로그 비교기, 그리고 내부 전압 조정기(IVR)와 외부 전력 스위치(EPS)등이 설계된 블럭들이다. 시뮬레이션으로 확인한 SoC 전력 소비는 동작모드에서는 8.5mA@20Mhz, 0.9mA@1Mhz 이하이며, 전력 정지 모드에서는 5uA 이하였다. SoC는 2008년 8월에 설계를 완료하고, 2008년 11월에 $0.18{\mu}m$ CMOS공정으로 제작을 마쳤다.

• 한국통신학회논문지
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• 제35권5A호
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• pp.482-489
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• 2010

본 논문에서는 RF PPF(Poly Phase Filter)를 이용하는 이미지 제거회로에서 광대역의 모든 RF 신호를 한꺼번에 Quadrature 신호로 변환시키는 기존 구조와 다르게 광대역의 RF 신호를 여러 개의 협대역(Narrow band)으로 세분화시켜 Quadrature 신호로 변환시키는 새로운 구조의 주파수 가변형 협대역 DQ-IRM(Double-Quadrature Image Rejection Mixer) 구조를 제안하였다. 기저대역에서 선택한 채널과 그 인접 2-3개 채널이 포함된 협대역 RF 신호만을 선택적으로 Quadrature 신호로 변환시키는 이 구조는 RF PPF의 차수를 줄일 수 있기 때문에 낮은 경로손실 특성과 높은 이미지제거 성능을 동시에 구현이 가능하다. 제안한 DQ-IRM를 이용하여 지상파 디지털멀티미디어방송(Terrestrial Digital Multimedia Broadcasting, T-DMB) 수신용 CMOS RF 튜너 칩을 설계하고 그 성능을 검증하였다. 설계된 CMOS RF 튜너 칩은 CMOS 0.18 um 테크놀로지를 이용하였으며, 170-240 MHz 주파수대역에서 약 1.26 dB의 잡음특성과 약 51 dB 이상의 이미지제거 성능을 얻었다. 설계된 칩 사이즈는 $3.0{\times}1.8mm2$이며, 총 소모전력은 동작전압 1.8 V에서 55.8 mW이다.

• 한국정보통신학회논문지
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• 제12권7호
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• pp.1235-1242
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• 2008

본 논문에서는 $0.18{\mu}m$ triple-well CMOS 공정을 사용하여 포톤계수 방식의 $32{\times}32$ 픽셀 어레이를 갖는 CMOS ray 영상센서를 설계하였다. 설계된 영상센서의 카픽셀은 $100{\times}100\;{\mu}m2$ 면적을 가지고 있고 약 400개의 트랜지스터로 구성되어 있으며, 범프 본딩을 통해 ray 검출기와 CSA(Charge Sensitive Amplifier)의 연결을 위한 $50{\times}50{\mu}m2$의 오픈패드를 가지고 있다. 각각의 싱글픽셀 CSA에서 전압 바이어스 회로를 사용한 folded cascode CMOS OP amp 대신 레이아웃 면적을 줄이기 위하여 self biased folded cascode CMOS OP amp를 이용하였으며, 계수 모드 진입 전후에 CLK에서 발생 할 수 있는 short pulse를 제거하는 15bit LFSR 계수기 (Linear Feedback Shift Register Counter) 클럭 발생회로를 제안하였으며, 읽기 모드에서 CMOS X-ray 영상센서의 최대 전류를 줄이기 위하여 열 어드레스 디코더를 이용하여 한 열씩 읽도록 설계하였다.