본 논문은 한글 텍스트 데이터에 대한 부호화 효율을 극대화시키는 관점에서 예외 부호화를 통해 최적의 허프만 부호를 얻는 다. 한글 코드는 표준 완성형과 유니 코드를 대상으로 하였으며 같은 허프만 부호를 부여하였다. 현재 우리나라의 디지털 TV는 한글 문자를 압축하지 않고 전송하는 형태이며. 본격적인 데이터 방송이 시작되면 한글 데이터가 차지하는 전송량으로 인한 심자 한 문제가 야기된다. 본 논문에서는 데이터 방송에서 문제가 되는 전송량을 줄이기 위해 한글 진용 퇴적의 허프만 부호를 생성한 다. 미국의 ATSC 표준을 바탕으로 한 디지털 TV 국내 표준에 적용하기 위해 프로그램 및 시스템 프로토콜(PSIP) 구조를 제안한 다. 결과로서. 발생확률 0.0043 이하의 확률을 갖는 문자를 예외 부호화하여 최대 47%의 압축율을 얻는 기법을 제안하였다.
본 논문에서는 51.84Mbps의 전송 속도를 갖고, 16-QAM 변조방식을 사용하는 VDSL(고속 디지털 가입자 루프) 시스템에서, 전송 신호 주파수 스펙트럼의 밴드-에지 성분을 최대화함으로써 심볼 클록(12.96㎒)을 복원하는 방식에 대해 논의한다〔1〕. 디지털 방식의 PLL에서 여러 가지 특성들이 조사되었으며, NCO(Numerically Controlled Oscillator)에서 사용하는 룩-업 테이블의 효율적인 설계 방식을 제시하였다.
전동기 위치 또는 속도를 측정하기 위하여 많이 사용되고 있는 증분형 엔코더의 출력신호는 고주파 디지털 신호로 PWM 인버터 등 전력용반도체 회로의 스위칭에 의하여 발생되는 전자파에 많은 영향을 받으며, 이 엔코더 출력신호에 포함한 노이즈는 일반적인 저역필터로 제거하기 힘들다. 본 논문에서는 엔코더 신호에 포함된 노이즈 성분을 완전히 제거할 수 있는 엔코더 출력신호 노이즈 제거용 디지털 필터회로를 개발하였다. 노이즈의 특성 즉 노이즈 주파수에 따라 필터내의 카운터 값 및 입력 클럭의 주파수를 쉽게 변경시킬 수 있으므로 어떤 노이즈 성분도 거의 완벽하게 노이즈를 제거할 수 있다. 시뮬레이션 및 실험을 통하여 이 디지털 필터의 성능을 확인하였다.
디지털 본 방송 실시 이후 디지털 방송의 수신 환경 및 수신성능을 개선하기 위해 다양한 실제 전파 수신 채널 환경에 대한 분석을 수행할 필요성이 높아지고 있다. 본 논문에서는 디지털 신호처리 기법과 고속의 하드디스크 저장 기술을 이용하여 지상파DTV의 RF신호를 실시간으로 저장 및 재생하는 시스템을 설계, 제작하고 그 성능을 분석하였다. 개발된 시스템은 DTV RF 수신신호를 하드디스크에 실시간으로 저장 및 재생하기 때문에 특정지역의 실제 전파 수신환경을 매번 측정, 분석하는 번거로운 작업을 없앨 수 있을 뿐만 아니라 기존 수신기로 수신이 곤란한 지역들의 채널 환경을 저장하거나 특정 RF신호 패턴을 저장하고 이를 실험실에서 반복적으로 재생함으로 DTV 수신기의 성능을 측정하거나 각 지역의 채널 환경을 분석하는데 효율적으로 활용될 수 있을 것이다.
본 논문에서는 PLA를 사용하여 디지털논리 스위칭함수를 효과적으로 구성하는 방법을 제안하였다. 제안한 방법은 먼저 포스트 대수를 기반으로 MIN 대수연산과 MAX 대수연산을 제안하였고, 이를 구현하기 위해 T-gate에 대해 논의하였다. 그리고 PLA의 기본 회로인 MIN 배열, MAX 배열과 리터럴에 대해 논의하였다. PLA를 사용하여 디지털논리스위칭함수를 설계하기 위해 변수분할, 모듈러 구조, 리터럴 생성기, 복호기와 인버터를 제안하였다. 제안한 방법은 좀 더 콤펙트하고 확장성이 용이하다.
주파수 변조 방식의 방송 주파수에 동조되는 안테나와 Realtek 사(社)의 RTL2832 칩을 이용하는 디지털 TV용 튜너와 아날로그-디지털 변환기로 구성되는 universal serial bus (USB) 동글을 이용하여 스테레오 주파수 변조 방송의 실시간 수신기를 컴퓨터의 소프트웨어로 구현한다. 아날로그 방송 신호가 USB 동글에서 디지털 신호로 변환되고 이진 데이터를 컴퓨터에서 매트랩 및 파이선 프로그래밍 언어의 신호처리 기법을 이용하여 저역 통과 필터, 대역 통과 필터, 주파수 판별기, 양측파대 진폭 복조, 위상 고정 루프. 샘플링 변환, 디앰퍼시스 등의 기능 블록을 설계한다. 최종적으로 수신기의 실시간 구현을 위하여 파이선 및 C++로 구성되는 그누라디오 (GNU Radio)를 이용하여 수신기 알고리즘을 소프트웨어로 구현한다.
본 논문에서는 마이크로프로세서를 이용한 디지털 전기인두기를 설계하여 기존의 아날로그 전기인두기와 비교 검토하였다. 설계된 디지털 전기인두기에서는 두 가지의 개선된 온도제어 특성을 보였다. 첫째로, 사용자가 설정한 온도와 인두팁의 실제 온도편차를 개선하였는데, 주위환경을 각각 $5[^{\circ}C]$와 $25[^{\circ}C]$에서 전기인두기의 설정온도를 $200[^{\circ}C]$, $300[^{\circ}C]$, $400[^{\circ}C]$, $480[^{\circ}C]$로 설정하였을 때, ${\pm}1.8[^{\circ}C]$를 벗어나지 않는 안정한 온도편차를 보였으며, 이를 실험으로 확인하였다. 두 번째, 사용자가 납땜할 때 인두팁에서 변하는 온도편차를 개선하였는데, 1[g]의 납으로 전기인두기의 설정온도를 $200[^{\circ}C]$, $300[^{\circ}C]$, $400[^{\circ}C]$, $480[^{\circ}C]$로 설정하였을 때, 아날로그 전기인두기는 $6[^{\circ}C]{\sim}10[^{\circ}C]$의 편차를 보인 반면, 설계된 디지털 전기인두기는 $2[^{\circ}C1{\sim}5[^{\circ}]$의 안정한 온도편차를 보였으며, 이를 실험으로 확인하였다.
DVD용 아날로그 read channel에 사용되는 PR (1 2 2 1) 신호용 아날로그 비터비 디코더를 순환형 아날로그 병렬회로망 구조를 이용하여 설계하였다. 고 밀도의 마그네틱 기록매체나 DVD등은 인접 신호들의 영향을 많이 받게 되므로, 상호 간섭된 심볼 코드를 일정한 규칙에 따라 생성시켜 코딩하며, 재생 시에는 코딩 규칙의 부합도에 따라 디코딩하여 재생오류를 최소화 시키는 기술이 PRML이다. 이 PRML기술은 주로 디지털 기술로 구현하여 사용되고 있으나, 보다 고속 저 전력화 필요가 증대하여 최근 아날로그 기술로 구현하는 방법이 활발하게 연구되고 있다. 본 연구는 DVD read channel의 아날로그 PRML 구현에 관한 연구로서 PRML의 고속화에 가장 어려운 부분인 비터비 디코더 부분을 순환형 아날로그 병렬 회로망 구조를 이용하여 설계하였다. 설계한 PRML용 비터비 디코더는 PR (1 2 2 1) type으로 기존의 디지털 비터비 디코더 속도의 3배, 전력소모의 1/3인 성능을 보였다.
차세대 출판문인 디지로그 북은 기존 서적과 디지털콘텐츠를 통합하여 사용자에게 아날로그적 감성과 디지털오감을 제공한다. 이러한 디지로그 북을 제작하기 위해 디지로그 북의 저작도구에 대한 연구가 진행 중이며, 본 논문에서는 디지로그 북에 사용될 콘텐츠를 저작하는 활동에서 시각과 청각에만 의존한 작업을 보다 실감 있도록 하기 위해 펜형 햅틱 사용자인터페이스를 개발하고자 하였다. 햅틱 사용자인터페이스는 디지로그 북을 저작하는 작업에서 3차원 작업공간에서 공간상에 배치되는 3차원 객체를 이동, 회전, 크기 변경 및 메뉴선택 버튼의 클릭등과 같은 다양한 작업에서 각 작업을 보다 실감 있게 하기 위한 진동 햅틱 효과를 사용자에게 제공한다. 본 연구에서는 이러한 디지로그 북의 저작 환경에 적합한 사용자인터페이스의 외형, 회로 설계, 진동패턴의 설계/내장 및 저작시스템과의 연동을 위한 프로토콜을 정의하고 이렇게 개발된 햅틱 사용자인터페이스를 사용하여 사용자평가를 간단히 실시하였다. 디지로그 북 저작 작업에서 이렇게 개발된 햅틱 인터페이스의 촉각 효과를 시청각정보와 함께 사용함으로써 디지로그 북 저작 작업을 보다 효과적으로 할 수 있기를 기대한다.
본 논문에서는 CSH(Current Sample-and-Hold)와 CCMP(Current Comparator)로 구성된 1.5-비트 비트 셀을 이용한 새로운 구조의 CMOS IADC(Current-mode Analog-to-Digital Convener)를 제안한다. 전체적인 IADC의 선형성 향상을 위하여 CFT(Clock Feedthrough)가 제거된 9-비트 해상도 CSH를 설계하여 각 비트 셀 전단에 배치하였다. 제안한 IADC를 구성하는 비트 셀은 2개의 래치 CCMP를 사용하기 때문에 디지털 교정 로직이 간소화되고 소비전력이 감소된다. 또한 IADC를 구성하는 모든 블록들의 회로는 MOS 트랜지스터로만 설계되었기 때문에 혼성모드 집적화에 유리하다. 제안한 IADC를 현대 0.8 ㎛ CMOS 파라미터로 HSPICE 시뮬레이션 결과, 20Ms/s에서 100 ㎑의 입력 신호에 대한 SNR은 43 dB로 7-비트의 해상도를 만족하였고 27 ㎽의 소비전력 특성을 나타냈다.
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[게시일 2004년 10월 1일]
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