• 한국전자파학회논문지
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• 제18권2호
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• pp.199-205
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• 2007

본 논문에서는 초고속 디지털 PCB 회로에서 발생하는 GBN(Ground Bounce Noise)을 억제하기 위한 새로운 EBG(Electromagnetic Bandgap) 구조의 전원면을 제안하였다. 제안된 구조는 육각형 모양의 단위 셀과 각 셀을 연결하는 선로로 구성되어 있다. 육각형 모양의 단위 셀은 등방성을 띄어 인접 셀의 각 포트 사이의 전달 특성을 동일하게 한다. 제안된 구조는 실제 제작, 측정되었고 330 MHz부터 5.6 GHz까지 넓은 주파수 대역에서 -30 dB 이하로 GBN을 억제하는 특성을 나타낸다. Electromagnetic Interference(EMI) 방사 측정 시에도 일반 전원면/접지면에 비해 낮은 EMI 특성을 나타낸다. 본 논문에서 제안한 육각형 EBG 구조의 전원면은 실제 EBG 전원면의 적용에 효율적으로 작용하여 초고속 디지털 회로의 EMI 문제를 해결하는 데 기여할 것으로 기대된다.

• 한국정보통신학회논문지
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• 제20권11호
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• pp.2193-2198
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• 2016

본 연구에서는 뉴런이 지니는 기능 및 결합구조를 모사하여 $3{\times}3$ 배열의 기능별로 분리시킨 후 디지털회로에서 동작 중 발생할 수 있는 일시적 또는 영구적인 오류 위치를 정확히 찾아내어 복구 시키는 알고리즘을 제안한다. 결합된 세포에서 어느 특정 일부분이 문제가 발생할 경우 그 기능을 다른 세포로 분화되어 동일 기능을 수행하며 오류가 발생한 세포는 주변 세포에 의해 사멸시키는 단계를 거친다. 이런 세포가 지니는 기능 및 구조를 디지털 회로내부에 기능 블록구조로 설계하여 알고리즘을 제안하였다. 본 연구에서 고려한 1번 블록의 4번 모듈이 오류가 발생했을 경우가로 방향에 대한 전체 모듈번호에 대한 합, 세로 방향에 대한 전체 모듈 번호 합, 대각선 방향에 대한 전체 모듈 번호의 합을 이용하여 쉽게 그 위치를 찾을 수 있었다.

• 전기전자학회논문지
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• 제26권2호
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• pp.299-305
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• 2022

다양한 물리적 신호를 디지털 신호 영역에서 처리하기 위해서 센서의 출력을 디지털로 변환하는 아날로그-디지털 변환기 (ADC)는 시스템 구성에 있어 매우 중요한 구성 블록이다. 센서 신호 처리를 위한 아날로그 회로의 역할을 디지털로 변환하는 추세에 따라 이러한 ADC의 해상도는 높아지는 추세이다. 또한 ADC는 모바일 기기의 배터리 효율 증대를 위해서 저전력 성능이 요구된다. 기존 integrating 시그마-델타 ADC의 경우 고해상도를 가지는 특징이 있지만, 저전압 조건과 미세화 공정으로 인해 적분기의 연산증폭기 이득 오차가 증가해 정확도가 낮아지게 된다. 이득 오차를 최소화하기 위해 버퍼 보상 기법을 적용할 수 있지만 버퍼의 전류가 추가된다는 단점이 있다. 본 논문에서는 이와 같은 단점을 보완하고자 버퍼를 스위칭하며 전류를 최소화시키고, 하이패스 바이어스 회로를 통해 settling time을 향상시켜 기존과 동일한 해상도를 갖는 ADC를 설계하였다.

• 인터넷정보학회논문지
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• 제16권4호
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• pp.61-70
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• 2015

본 논문에서는 디지털 논리회로의 개념학습을 위한 교육용 자바 애플릿을 설계방법을 제안하고 그에 대한 교육적인 유효성을 입증하기 위하여 학생 만족도 조사를 실시하였다. 제안된 교육용 자바 애플릿을 통하여 학습자들은 디지털 논리회로 실험과 관련된 개념과 원리, 가상실험장비, 그리고 가상 브레드 보드의 동작방법을 학습할 수 있다. 제안된 교육용 자바애플릿은 5개의 주요한 요소 즉, 디지털 논리회로의 동작에 대한 개념과 원리를 설명하는 원리학습실, 학습자들에게 웹기반 시뮬레이터를 제공하는 시뮬레이션 학습실, 오프라인 실험교육의 강의계획서에 대한 상호작용성이 있는 자바 애플릿을 제공하는 가상실험 학습실, 평가와 관리시스템으로 구성되어 있다. 모든 학습실은 학습효율의 극대화를 위하여 서로 유기적으로 결합되어 있다. 마지막으로 높은 학습에 대한 기준, 전체 실험시간의 단축, 실험장비의 손상율의 감소와 같은 긍정적인 결과를 얻었다.

• 한국통신학회논문지
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• 제24권8A호
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• pp.1252-1258
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• 1999

본 논문에서는 10-MHz 대역폭을 갖는 무선가입자망용 중간주파수 아날로그 IC 설계에 관하여 논한다. 본 IC는 RF 부와 MODEM사이에서 인터페이스 역할을 하며, 수신 단에서는 중간주파수 신호를 기저대역으로 저역변환을 하고 송신 단에서는 기저대역 신호를 중간주파수 신호로 바꾸어 준다. 본 회로는 이득조절증폭기, 위상잠금회로, 저역통과필터, 아날로그-디지털 및 디지털-아날로그 변환기로 구성된다. 위상잠금회로에서 전압발진기 및 분주기, 위상비교기, 전하펌핑회로는 동일 칩 안에 구현하였고, 외부소자로는 루프필터용 소자와 LC 탱크 소자만이 사용되었다. 본 IC는 0.6-$\mu\textrm{m}$ CMOS 공정에 의하여 제작되었고, 전체 크기는 4 mm $\times$ 4 mm 이며, 3.3 V에서 약 57mA를 소모하였다.

• 한국전자통신학회논문지
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• 제18권5호
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• pp.777-784
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• 2023

감지 증폭기는 메모리 설계에 필수적인 주변 회로로서, 작은 차동 입력 신호를 감지하여 디지털 신호로 증폭하기 위해 사용된다. 본 논문에서는 인 메모리 컴퓨팅 회로에서 활용 가능한 고속 감지 증폭기를 제안하였다. 제안하는 회로는 추가적인 방전 경로를 제공하는 트랜지스터 Mtail을 통해 감지 지연 시간을 감소시키고, m-GDI(:modified Gate Diffusion Input)를 적용하여 감지 증폭기의 회로 성능을 개선하였다. 기존 구조와 비교했을 때 감지 지연 시간은 16.82% 감소하였으며, PDP(: Power Delay Product)는 17.23%, EDP(: Energy Delay Product)은 31.1%가 감소하는 결과를 보였다. 제안하는 회로는 TSMC의 65nm CMOS 공정을 사용하여 구현하였으며 SPECTRE 시뮬레이션을 통해 본 연구의 타당성을 검증하였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2001년도 춘계종합학술대회
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• pp.307-310
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• 2001

디지털 통신 시스템의 기저대역 신호처리 회로의 핵심 연산블록으로 사용될 수 있는 파라미터화 된 복소수 승산기 IP (Intellectual Property)를 설계하였다. 사용자의 필요에 따라 승수와 피승수의 비트 수를 8-b∼24-b 범위에서 2-b 단위로 선택할 수 있도록 파라미터화 하였으며, GUI 환경의 코어 생성기 (PCMUL_GEN)에 의해 지정된 비트 치기의 복소수 승산기의 VHDL 코드를 생성한다. 설계된 복소수 승산기 IP 코어는 redundant binary (RB) 수치계와 본 논문에서 제안하는 새로운 방식의 radix-4 Booth 인코딩/디코딩 회로를 적용함으로써, 내력 구조 및 배선이 단순화되어 고집적/고속/저전력의 장점을 갖는다. 설계된 IP는 Xilinx FPGA 보드로 구현하여 기능을 검증하였다.

• 한국음향학회지
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• 제24권1호
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• pp.11-20
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• 2005

본 논문에서는 PLL (Phase Locked Loop)없이 동작할 수 있는 S/PDIF (Sony Philips Digital Interface) 수신기의 연구에 관하여 다룬다. 현재 대부분의 오디오 장치와 오디오 프로세서에서 S/PDIF 수신기가 사용되고 있음에도 불구하고, 국내에서는 이에 관한 연구가 많지 않은 실정이다. 현재 사용되고 있는 S/PDIF 수신용 상용 DAC(Digital-to-Analog Converters) 칩들은 모두 내부에 PLL 회로를 포함하고 있다. PLL 회로는 S/PDIF 디지틸 신호로부터 클럭 정보를 뽑아내고 클럭과 입력 신호간의 동기화를 맞추는 역할을 한다. 그러나, PLL 회로는 "아날로그 회로"라는 특성 때문에 VLSI (Very Large Scale Integrated Ciruits)회로의 SOCs (System On Chips)설계에 있어 많은 어려움을 야기한다. 본 논문에서는 PLL 회로 없이 순수 디지털 회로로만 구현된 S/PDIF 수신기를 제안하였다. 제안된 수신기의 핵심 아이디어는 16 MHz의 기본 클럭과 S/PDIF 신호의 속도비를 이용한다는 것이다. 본 논문에서는 수십만개의 S/PDIF 입력 신호에 대한 디코딩 확인 후, PLL같은 아날로그 회로 없이 순수 디지틸 회로만으로 S/PDIF 수신기를 설계할 수 있음을 확인하였다. 제안된 S/PDIF 수신기는 SOC 설계용 If로서 활용될 수 있을 것으로 본다.

• 전자공학회논문지S
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• 제35S권10호
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• pp.85-93
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• 1998

선형 시스템의 출력 조절 문제에 있어서, 출력 조절가능성은 일반적으로 보존되지 않는다. 따라서, 연속시간 선형시스템에 대해 설계된 아날로그 조절기를 샘플링하여 구현한 디지털 출력조절기는, 샘플링 시간에 대해 1차 근사적인 근사 샘플치 조절기에 불과하다. 그런데, 주어진 시스템의 내재적 구조를 잘 이용하면, 샘플링 시간에 대해 개선된 근사 샘플치 출력 조절기 설계가 가능하다. 본 논문은 샘플링 시간에 대해 더 개선된 근사 샘플치 출력 조절기를 설계하기 위한 시스템의 구조를 연구하였다.

• 한국정보통신학회논문지
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• 제8권2호
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• pp.449-455
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• 2004

본 논문에서는 입력 정합(input matching) BIST(Built-In Self-Test, 자체내부검사) 회로를 이용한 RF front end(고주파 전단부)의 새로운 결함 검사방법을 제안한다. 자체내부검사 회로를 가진 고주파 전단부는 1.8GHz LNA(Low Noise Amplifier, 저 잡음 증폭기)와 이중 대칭 구조의 Gilbert 셀 믹서로 구성되어 있으며, TSMC 40.25{\mu}m$ CMOS 기술을 이용하여 설계되었다. catastrophic 결함(거폭 결함) 및 parametric 변동 (미세 결함)을 가진 고주파 전단부와 결함을 갖지 않은 고주파 전단부를 판별하기 위해 고주파 전단부의 입력 전압특성을 조사하였다. 본 검사방법에서는 DUT(Device Under Test, 검사대상이 되는 소자)와 자체내부검사회로가 동일한 칩 상에 설계되어 있기 때문에 측정할 때 단지 디지털 전압계와 고주파 전압 발생기만 필요하며, 측정이 간단하고 비용이 저렴하다는 장점이 있다.