• Proceedings of the Korean Information Science Society Conference
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• 2007.06b
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• pp.381-384
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• 2007

본 논문에서는 최신 정지영상 압축표준인 JPEG2000에 이용되는 알고리즘인 이산 웨이블렛 변환(이하이산 웨이브릿 변환)을 위한 전용 하드웨어의 파이프라인 설계를 제안한다. 본 연구에서는 3-level 이산 웨이브릿 변환기를 효과적으로 설계하기 위해서 파이프라라인 기법으로 데이터의 처리속도를 개선하였다. Xilinx FPGA를 대상으로 한 실험 결과 면적은 약 24%증가된 반면에 throughput은 약 50%정도 향상되었다.

• Journal of IKEEE
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• v.20 no.1
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• pp.75-81
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• 2016

This paper proposes a design of the tile based on graphic pipeline to improve the graphic application performance in SIMT based GP-GPU. The proposed Tile based on graphics pipeline avoids unnecessary graphic processing operation, and processes the rasterization step in parallel. The massive data processing in parallel through SIMT architecture improve the computational performance, thereby improving the 3D graphic pipeline performance. The more vertex data of 3D model, the higher performance. The proposed structure was confirmed to improve processing performance of up to 3 times from about 1.18 times as compared to 'RAMP' and previous studies.

• Journal of the Institute of Electronics Engineers of Korea SD
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• v.47 no.9
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• pp.1-6
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• 2010

H.264 video coding standard is widely used due to the high compression rate and quality. H.264 decoders usually have pipeline architecture by a macroblock or a $4{\times}4$ sub-block. The period of the pipeline is usually fixed to guarantee the operation in the worst case which results in many idle cycles and the requirement of high data bandwidth and high performance processing units. We propose adaptive pipeline architecture for H.264 decoders for efficient decoding and lower the requirement of the bandwidth for the memory bus. Parameters and coefficients are delivered using hand-shaking communication through dedicated interconnections and frame pixel data are transferred using AMBA AHB network. The processing time of each block is variable depending on the characteristics of images, and the processing units start to work whenever they are ready. An H.264 decoder is designed and implemented using the proposed architecture to verify the operation using an FPGA.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2011.11a
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• pp.113-116
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• 2011

고해상도 이미지 센서를 장착한 고가의 모바일 제품들이 확산되면서 중간값 필터에 기반을 둔 잡음 제거 필터의 필요성이 증가하고 있다. 이는 초박형 카메라에 내장된 이미지 센서의 물리적인 수광부 면적이 줄어듦에 따라 이미지 센서의 SNR이 떨어지기 때문이다. 게다가 영상의 해상도가 매우 높기 때문에 잡음제거 필터는 초고속으로 동작해야 한다. 따라서 잡음 제거 필터의 핵심 기능인 중간값 필터는 높은 동작주파수에서도 효과적으로 동작해야 한다. 초고속으로 동작하는 필터를 하드웨어로 구현하려면 입출력 간의 물리적 지연시간을 클럭의 주기 단위로 나누어서, 시분할하여 순차적으로 처리하는 파이프라인 구조를 가져야 한다. 파이프라인 단계는 많은 비용이 소모되는 레지스터로 구현되므로 파이프라인 단계를 줄이는 것이 바람직하다. 본 논문에서는 입력부터 출력까지의 물리적 지연시간이 데이터의 수에 비례하는 기존의 중간값 필터와 달리, 데이터 수의 로그값에 비례하는 중간값 필터의 구조를 제안한다. 제안한 중간값 필터는 서로 다른 값을 가지는 데이터 집합에서의 중간값은 자신보다 큰 원소의 수와, 작은 원소의 수가 같다는 사실을 이용하며, 버블 정렬 구조에 기반을 둔 중간값 필터에 비해서 같은 동작주파수에서의 게이트 수가 25.3% 줄어든다. 중간값 필터는 잡음제거나 위색제거 등에서도 널리 사용되고 있으므로, 제안한 구조의 중간값 필터는 초고속으로 동작하는 이미지 신호 처리기의 효과적인 구현에 적합하다.

• Journal of the Institute of Electronics Engineers of Korea SC
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• v.43 no.6 s.312
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• pp.40-47
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• 2006

This paper introduces an efficient CRC logic partitioning algorithm to design pipelined parallel CRC circuits aimed at improving speed performance. Focusing on the cases that the input data width is greater than the polynomial degree, equations are derived to divide the parallel CRC logic and decide the length of the pipeline stage. Through design experiments on different types of parallel CRC circuits, we have found a significant reduction in delay by adopting our approach.

• Journal of the Korean Society of Marine Environment & Safety
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• v.25 no.6
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• pp.772-779
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• 2019

The subsea pipeline has received considerable attention as a high-value-added industry linked to the energy and steel industries including natural resource development. The design and installation of the subsea pipeline require a variety of key technologies to carry out the project. In particular, a thorough pre-verification process through pre-commissioning is essential for the safe operation of the subsea pipeline. The hydrotesting stage in the pre-commissioning process of the subsea pipeline is known to be affected significantly by the ambient temperature change; however, there is a little study based on the theoretical and numerical approach. In this study, the method of predicting the internal temperature change using the transient heat transfer method for the stage of hydrotesting during the pre-commissioning process of the subsea pipeline and the prediction method of the pressure variation in the pipeline using it were proposed. The predicted results were compared with field test results and its effectiveness was verified. The proposed analysis procedure is expected to contribute to the productivity improvement of the subsea pipeline installation project by enabling the prediction of pressure variation through pipeline heat transfer simulation from the initial design stage of the subsea pipeline installation project.

• The Journal of the Korea Contents Association
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• v.9 no.2
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• pp.1-9
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• 2009

In this paper, we propose the efficient processing technique for unavailable data in hardware implementation of motion estimator in H.264/AVC with parallel processing architecture. Motion estimation processing in the hardware is generally based on pipe-lining, some MV data of neighbor blocks are not available, whereas all MV data are valid in software processing where the data are sequentially processed. In this paper, we solve the problem of data being unavailable in MVp computation. To minimize the quality degradation caused by unavailable MVs, in the proposed method, the unavailable MV of a neighboring block is replaced with an integer pel unit MV, an MVp of neighboring blocks, or an MVcol (MV of co-located block). Comparing to the conventional method [7], our method outperformed maximally 0.832dB and 0.179dB for QCIF and CIF, respectively, in terms of BDPSNR.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.42 no.5
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• pp.999-1008
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• 2017

In this paper, we propose a pipeline network coding (PNC) scheme for efficient data transmission in wireless networks, a data authentication scheme for verifying the integrity of data, and a node authentication scheme for a virtual source. PNC is a technique that improves the overall network performance by relaying data such that the relay node performing network coding transmits to the sender instead. However, network coding is vulnerable to a pollution attack, which is an attack by a malicious attacker to inject modified data into the network. To prevent this, hash-based message authentication code (HMAC) is used. For this purpose, in order to generate a tag used for data authentication, a key must be distributed to the nodes performing authentication. We applied a hash chain to minimize the overhead of key distribution. A null vector is used as the authentication scheme for the virtual source. Finally, we analyze the safety and complexity of the proposed scheme and show he performance through simulation.

• Annual Conference on Human and Language Technology
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• 2013.10a
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• pp.70-73
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• 2013

자연어처리에서는 많은 모듈들이 파이프라인 방식으로 연결되어 사용되나, 이 경우 앞 단계의 오류가 뒷 단계에 누적되는 문제와 앞 단계에서 뒷 단계의 정보를 사용하지 못한다는 단점이 있다. 본 논문에서는 파이프라인 방식의 문제를 해결하기 위해 사용되는 일반적인 결합 학습 방법을 확장하여, 두 작업이 동시에 태깅된 학습 데이터뿐만 아니라 한 작업만 태깅된 학습데이터도 동시에 학습에 사용할 수 있는 결합 학습 모델을 Latent Structural SVM을 확장하여 제안한다. 실험 결과, 기존의 한국어 띄어쓰기와 품사 태깅 결합 모델의 품사 태깅 성능이 96.99%였으나, 본 논문에서 제안하는 결합 학습 모델을 이용하여 대용량의 한국어 띄어쓰기 학습데이터를 추가로 학습한 결과 품사 태깅 성능이 97.20%까지 향상 되었다.

• Proceedings of the Korean Society of Broadcast Engineers Conference
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• 2004.11a
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• pp.299-302
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• 2004

본 논문은 OCP(Open Core Protocol)에 호환되는 파이프라인 구조를 가진 시스템 버스와 MPEG 시스템에 적합한 메모리 버스를 갖는 계층 구조를 가지는 새로운 동기 세그먼트 버스를 제안한다. 이 구조는 MPEG 시스템의 모바일 제품에 사용되는 영상 데이터 처리를 위한 메모리 인터페이스에 기반을 둔 버스 구조와 Multi-master와 Multi-slave를 사용하여 고성능의 다중 처리를 위한 양방향 다중 버스 구조(bi-direction multiple bus architecture)를 가진다. 효율적인 데이터 처리를 위하여 파이프라인 stage와 결합된 Master와 Slave의 주소번지가 latency를 결정하며, 시스템의 특성에 따라서 IP 코어를 배치하였다. 제안된 버스는 저 전력 구현을 위하여 세그먼트 버스 구조를 가지고, 멀티미디어 SoC 시스템의 성능 저하 없이 다중 작업이 가능한 구조를 갖는다. Wirability를 고려하여 양방향 구조를 채택하였고, Testablility를 위하여 단방향(uni-direction) 구조와 대체 가능하다. 또한, Local arbiter의 수정만으로 Master의 추가가 가능한 확장 구조를 가진다. Latency를 줄이기 위하여 직접 제어 방식과 단순한 구조의 Central arbiter로 구현되었다.