• Proceedings of the Korean Society of Precision Engineering Conference
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• 1994.04b
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• pp.462-467
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• 1994

최근의 생산 시스템은 가공부품의 변화와 생산롯트의 변화에 유연하게 대처하며 동시에 높은 생산성을 가질 수 있 는 FMS, FMC, CIM와 같은 고도로 자동화된 유연생산 시스템으로나아가고있다. 본 연구에서는 실제상품화가 가능한 지능형 전류 감시장치를 개발하는 것을 그 목적으로 하였으며 인텔8096 단일칩 콘트롤러를 이용하여 이를 실현하였다. 개발된 장치의 성능 평가를 위해드릴가공에 적용하였다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• 2000.05a
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• pp.118-121
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• 2000

본 논문에서는 FNNs(feedforwad neural networks)구현을 위한 새로운 학습 방안을 제안하였다. 제안된 방식은 온 칩 학습이 가능하도록 FNNs와 학습회로 사이에 스위칭 회로를 추가하여 단일패턴과 다중패턴 학습이 가능하도록 구현하였다. 학습 회로는 MEBP(modified error back-propagation) 학습 규칙을 적용하였고 간단한 비선형 시냅스 회로를 이용하여 구현하였다. 제안된 방식은 표준 CMOS 공정으로 구현되었고, MOSIS AMI $1.5\mu\textrm{m}$공정 HSPICE 파라메터를 이용하여 그 동작을 검증하였다. 제안된 학습방안 및 비선형 회로는 향후 학습 기능을 가진 대규모의 FNNs 구현에 매우 적합하리라 예상된다.

• Journal of KIISE:Computer Systems and Theory
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• v.34 no.2
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• pp.84-92
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• 2007

This paper proposes an interconnect delay fault test (IDFT) solution on boards and SoCs based on IEEE 1149.1 and IEEE P1500. A new IDFT system clock rising edge generator which forces output boundary scan cells to update test data at the rising edge of system clock and input boundary scan cells to capture the test data at the next rising edge of the system clock is introduced. Using this proposed circuit, IDFT for interconnects synchronized to different system clocks in frequency can be achieved efficiently. Moreover, the proposed IDFT technique does not require any modification of the boundary scan cells or the standard TAP controller and simplifies the test procedure and reduces the area overhead.

• Proceedings of the Korea Institute of Convergence Signal Processing
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• 2005.11a
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• pp.343-346
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• 2005

유비쿼터스 시대의 도래로 인해 많은 IT업체는 유비쿼터스 핵심기술을 기반으로 발전하고 있다. 이러한 유비쿼터스 핵심기술의 상당부분은 무선통신기술 RF를 이용한 것이며 이를 활용하여 RFID 시스템 및 Ubiquitous Sensor Network 등을 구축할 수 있다. 본 논문에서는 이에 적합한 400/800MHz ISM/SRD 밴드대역을 사용하는 무선 트렌시버 단일 칩인 CC1020을 이용하여 하드웨어를 구성 하였다. CC1020칩을 사용하면 저전력, 고감도, 적은 주변회로 구성 등 많은 이점이 있으며 주파수원 고정과 필터링 및 전원공급상태 그리고 PC와의 interface등의 하드웨어를 쉽게 구현할 수 있다. 따라서 이러한 각 주변회로 구성에 대해 설명하고 실제 구현을 통해 DATA의 송수신실험을 통해 하드웨어의 특성을 확인 하였다.

• Proceedings of the Korean Institute of Information and Commucation Sciences Conference
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• 2010.10a
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• pp.776-779
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• 2010

Implementation for Gated Peak Detector CSAM (C Scanning Acoustic Microscope) based on One Chip processor is proposed in this paper. GDP (Gated Peak Detector) is implemented with VHDL tool. The proposed method leads to be available for its application and integration in all systems as well as acoustic microscope and the method is compared with the conventional methods. The technique results in efficiency in size and application.

• Proceedings of the International Microelectronics And Packaging Society Conference
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• 2001.11a
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• pp.119-123
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• 2001

In this paper, a new structure and fabrication method for the wafer level package(WLP) is presented. A packaged VLSI chip is encapsulated by a parylene(which is a low k material) layer as a dielectric layer and is molded by SUB photo-epoxy with dielectric constant of 3.0 at 100 MHz. The electrical parameters (R, L, C) of package traces are extracted by using the Maxwell 3-D simulator. Based on HSPICE simulation results, the proposed wafer level package can operate for frequencies up to 20GHz.

• Proceedings of the KIEE Conference
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• 1987.07a
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• pp.297-300
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• 1987

• Proceedings of the KIEE Conference
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• 1999.07g
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• pp.3233-3235
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• 1999

This paper describes development of a microprocessor-based optoelectronic guard system established a higher level of control reliability in machine guard design. The system uses the design concept of diverse redundancy and a fast software algorithm. We have accomplished an safety light curtain system that allows to be intentionally disabled moving machine by the interrupt of dangerous situations. As a result, it is showed that the proposed system is effective enough to practical applications.

• Journal of IKEEE
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• v.13 no.2
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• pp.101-107
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• 2009

Growth in the VLSI process and design technology is resulting into a continuous increase in the number of IPs on a chip to form a system. Because of many IPs on a single chip, efficient communication between IPs is essential. We propose a dynamically reconfigurable 3-layer bus structure which can adapt to the pattern of data transmission to achieve an efficient data communication between various IPs. The proposed 3-layer bus can be reconfigured to multi-single bus mode, and single-multi bus mode, thus providing the benefits of both single-bus and multi-bus modes. Experimental results show that the flexibility of the proposed bus structure can reduce data transmission time compared to the conventional fixed bus structure. We incorporated the proposed bus structure in a JPEG system and verified that the proposed structure achieved an average of 22% improvement in time over the conventional fixed bus structure.

• The Journal of the Acoustical Society of Korea
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• v.12 no.6
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• pp.13-20
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• 1993

충격 응답 시간이 긴 시스템을 모델링하기 위한 실시간 적응 디지털 필터를 구현하였다. 대상 시스템의 충격 응답 시간이 길 때, 일반적인 적응 디지털 필터를 사용하는 경우 발생하는 수렴 속도 저하와 계산량 증가 문제를 해결하기 위해서 서브밴드 구조를 갖는 적응 디지털 필터를 구성하였다. 실시간 처리 시스템에서는 GQMF을 사용하여 입력 신호를 4개 대역으로 분할하여 각 대역별로 적응 필터링을 수행함으로써 수렴 속도를 향상시킨다. 또한 대역별 신호를 동시에 분산 처리하기 때문에 계산량 면에서 효율적이므로 시스템의 충격 응답이 긴 경우에는 실시간 처리가 가능하다. 하드웨어 구성은 범용 신호 처리 프로세서인 DSP56001을 호스트 프로세서로 사용하며, 적응 디지털 필터 칩 DSP56200을 사용하여 각 대역 적응 필터를 구성하였다. 실험은 충격 응답 시간이 16 kHz 필터링 시 2000 탭 길이로 가정된 시스템을 대상으로 부동 소수점 시뮬레이션 결과와 실시간 처리 시스템의 결과를 비교하였다. 밴드를 나누지 않은 기존의 방법과 서브밴드 시스템의 비교 실험 결과 입력이 백색 잡음인 경우 대역별 간섭에 의한 성능 저하가 있었으나, 음성과 유사한 특성을 갖는 유색 잡음인 경우 서브밴드 시스템이 단일 시스템에 비해 성능 향상을 보였다.