• 한국진공학회:학술대회논문집
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• 한국진공학회 2016년도 제50회 동계 정기학술대회 초록집
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• pp.300.1-300.1
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• 2016

최근 반도체 회로의 미세화로 인해 디자인 공정이 20 nm 이하로 내려갔다. 그 결과 회로간의 간격이 줄었으며 많은 문제가 발생 한다. 첫 번째 문제는 미세하게 여러 박막 층들을 쌓기 때문에 박막 층이 그전 50 nm 공정에 비해선 쉽게 무너질 수 있다. 따라서 하나의 박막 층은 다른 여러 박막들의 하중을 잘 견뎌야 할 것이다. 결과적으로 회로의 미세화에 따라 박막의 기계적 특성이 좋아야 될 것이다. 또 다른 문제는 너무 좁은 회로의 간격으로 인해 다른 회로에 영향을 미치는 크로스토크라는 전기적 문제이다. 크로스토크가 크다는 것은 회로간의 누설 전류가 크다는 것을 의미하며 그만큼 신호 전달 능력이 감소 한다는 것을 뜻한다. 크로스토크의 문제점을 해결하기 위해 회로 사이에 절연 막을 만들어 누설전류를 막아야 한다. 이러한 문제를 바탕으로 본 연구는 Zirconium nitride (ZrN) 박막이 이러한 문제점을 해결 할 수 있는 지연구해 보았다. 박막 제작 시 변화 요인은 질소유량 과 열처리 온도 이며 질소유량 변화는 2 sccm 과 8 sccm 두 경우로 하였다. 또한 열처리는 As-deposited state, $600^{\circ}C$ 와 $800^{\circ}C$로 열처리 하였다. 박막 증착은 RF magnetron sputtering을 이용하였으며 열처리는 질소 분위기에서 furnace를 이용하였다. 기계적 특성분석 결과 질소유량이 2 sccm 인 박막의 hardness는 as-deposited stste에서 18.8 GPa이고 $600^{\circ}C$에선 18.4 GPa로 거의 비슷하고 $800^{\circ}C$ 열처리한 경우는 15.4 GPa 으로 hardness가 감소하는 것을 알 수 있었다. 질소 유량을 8 sccm 흘려주며 증착한 박막의 경우는 as-deposited state, $600^{\circ}C$, $800^{\circ}C$에서의 hardness가 각각 17.5, 16.4, 21.1 GPa 으로 감소하다가 증가하는 경향을 보였다. 또한 zrN 박막의 전기적 특성인 누설 전류 밀도도 측정하였다. 결과적으로 본 연구는 ZrN 박막의 질소 유량 변화와 열처리에 따른 기계적, 전기적 특성변화를 확인 하였다.

• 한국콘크리트학회:학술대회논문집
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• 한국콘크리트학회 1994년도 가을 학술발표회 논문집
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• pp.415-422
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• 1994

공업화의 추세로 인해 건축 자재의 공장 생산이 계속 증가하고 있다. 특히 공장 생산된 P.C.부재를 사용하는 조립식 주택은 신도시 등에서 계속 건설되고 있다. 이러한 조립식 주택의 공정 관리는 P.C.생산 공장 관리나 현장 시공 관리에만 치중한 나머지 P.C.부재의 생산, 운송 및 시공 부분을 일체화한 전사적 관리는 등한시하였다. 그 결과 현장 공사 수행에 있어서 공기 지연 등의 문제가 발생하고 있다. 본 연구는 생산, 운송, 현장 조립의 유기적인 연계를 향상시키기 위한 기본 모델의 개발을 위해 시작되었다. 이를 위해 우선 각 부분의 공정 파악과 관련 자료의 수집이 선행되어야 한다. 이는 P.C.부재 생산 공장 및 현장 방문과 관련 자료 및 문헌의 분석을 통해 이루어진다. 이와 같은 상황을 토대로 생산, 운송, 현장 조립의 최적화된 관리 모델이 최종적으로 개발될 것이다. 본 고에서는 최적화 관리 모델을 개발하기 위해 현재까지 수행된 연구 결과를 소개하고자 한다.

• 한국산업정보학회논문지
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• 제19권1호
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• pp.61-67
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• 2014

센서 시스템과 같은 저전력 설계를 요구하는 시스템에서 기존의 동기방식의 회로는 낮은 전압에서 지연(delay)이 급격히 증가하여 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라, 공정, 전압, 온도 변이 (PVT variation), 노화 등에 크게 영향을 받아서 올바른 동작을 기대할 수 없다. 따라서, 신뢰할 수 있는 초저전력 설계에서 비동기 회로가 스케일링 이슈를 해결할 수 있는 방법으로 최근 다시 고려되고 있다. 그러나, 디지털 시스템에서 동기회로를 NCL 회로로 모두 대체하는 것은 쉽지가 않기때문에 동기회로와 비동기 회로 사이의 연결이 꼭 필요하다. 본 논문에서는 동기회로와 비동기 회로를 연결할 수 있는 새로운 설계방법을 보이고, 0.18um 공정기술을 사용한 $4{\times}4$ 곱셈기를 사용해서 검증을 하였다.

• 전자공학회논문지D
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• 제36D권7호
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• pp.34-41
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• 1999

본 논문에서는 기억소자 주변회로인 정적 입력버퍼와 동적 입력버퍼 그리고 감지 증폭기 회로에서 hot carrier 효과로 인한 회로성능 저하를 측정 분석하였다, 회로 설계 및 공정은 $0.8 {\mu}m$ 표준 CMOS 공정을 이용하였다. 분석방법은 회로의 성능저하에 가장 큰 영향을 주는 소자를 spice 시뮬레이션으로 예견한 후 소자열화와 회로성능 저하 사이의 상관관계를 구하는 것이다. 정적 입력버퍼의 회로성능 저하 결과로부터 MMOS 소자의 Gm 변화로 인하여 trip point가 증가한 것을 볼 수 있었다. 동적 입력 버퍼에서는 NMOS 소자의 Gm 변화로 인하여 전달지연시간을 볼 수 있었다. 그리고 감지증폭기 회로에서는 hot carrier 효과로 인하여 감지전압의 증가와 half-Vcc 전압의 감소를 확인할 수 있었다.

• 전자공학회논문지
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• 제52권2호
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• pp.112-118
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• 2015

기존의 동기방식의 회로는 나노미터 영역에서의 공정, 전압, 온도 변이 (PVT variation), 그리고 노화의 영향으로 시스템의 전체 성능을 유지할 수 없을 뿐만 아니라 올바른 동작을 보장할 수도 없다. 따라서 본 논문에서는 여러 가지 변이에 영향을 받지 않는 비동기회로 설계 방식 중에서 타이밍 분석이 요구되지 않고, 설계가 간단한 DI(delay insentive) 방식의 NCL (Null Convention Logic) 설계 방식을 이용하여 디지털 시스템을 설계하고자 한다. 기존의 NCL 게이트들의 회로 구조들은 느린 스피드, 높은 영역 오버헤드, 높은 와이어(wire) 복잡도와 같은 약점을 가지고 있기 때문에 본 논문에서는 빠른 스피드, 낮은 영역 오버헤드, 낮은 와이더 복잡도를 위해서 트랜지스터 레벨에서 설계된 새로운 저전력 고속 NCL 게이트 라이브러리를 제안하고자 한다. 제안된 NCL 게이트들은 동부 0.11um 공정으로 구현된 비동기 방식의 곱셈기의 지연, 소모 전력에 의해서 기존의 NCL 게이트 들과 비교되었다.

• 대한전자공학회논문지SD
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• 제45권8호
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• pp.37-43
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• 2008

본 논문에서는 고속 동작에서 동적 전력 소비와 정적 전력 소비를 동시에 줄일 수 있는 self-timed current-mode Logic(STCML)을 제안한다. 제안된 로직 스타일은 펄스 신호로 가상 접지를 방전하여 로직 게이트의 누설 전류(subthreshold leakage current)를 획기적으로 감소시켰다. 또한, 본 로직은 개선된 self-timing buffer를 사용하여 동적모드 동작 시 발생되는 단락 회로 전류(short-circuit current)를 최소화하였다. 80-nm CMOS 공정을 이용하여 실시한 비교 실험 결과, 제안된 로직 스타일은 기존의 대표적인 current-mode logic인 DyCML에 비하여 동일한 시간 지연에서 26 배의 누설 전력 소비를 줄이고 27%의 동적 전력 소비를 줄일 수 있었다. 또한, 대표적인 디지털 로직 스타일인 DCVS와의 비교 결과, 59%의 누설 전력 소비감소 효과가 있었다.

• 한국통신학회논문지
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• 제32권12B호
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• pp.719-727
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• 2007

무선 메쉬 네트워크(Wireless Mesh Network) 기술은 유선을 설치하기 힘든 섬지역이나, 군의 전장지역과 같은 법은 지역에 저렴한 비용으로 인프라를 제공할 수 있다. 그러나 무선 메쉬 네트워크에서는 다중 홉 통신 환경에서 홉 수의 증가로 인한 성능의 급격한 감소는 물론 지연이 급격히 증가되는 결과를 초래하고 있다. 군 환경에 무선 메쉬 네트워크의 적용을 고려할 때 게이트웨이를 통하는 음성이나 동영상과 같은 실시간 데이터 트래픽이 많은 부분을 차지할 것으로 볼 때, 원거리 부대 AP에 연결된 메쉬 단말들은 실시간 서비스 받기가 제한이 된다. 이로 인해 공정성에 대한 문제가 발생하게 된다. 본 논문에서는 이 문제 해결을 위해 각 제대별 AP에 연결된 모든 메쉬 노드에 공정한 QoS를 제공할 수 있고, 군의 특성을 고려한 긴급정보나 Control 패킷에 우선순위(가중치)를 부여할 수 있는 WRR(Weight Round Robin) 방식을 기본으로 동작하는 위치기반 패킷 스케줄링 방식을 제안하여 성능을 검증하였다.

• 전기전자학회논문지
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• 제12권1호
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• pp.1-7
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• 2008

최근 급진적으로 반도체 기술이 발전함에 따라 집적회로(VLSI)의 집적도가 향상되고 있으며, 이동통신 및 멀티미디어의 발달로 많은 양의 데이터를 고속으로 처리하기 위한 대규모 프로세서들이 개발되고 있다. 전가산기는 디지털 프로세서와 마이크로프로세서에 있어 매우 중요한 요소이다. 따라서 전가산기 설계 시 전력소비와 스피드의 개선은 중요한 요소이다. 본 논문에서는 일반적인 Ratioed 로직과 패스 트랜지스터 로직을 이용하여 새로운 구조의 전가산기를 제안하였다. 제안된 전가산기는 일반적인 CMOS, TGA, 14T에 비해 좋은 성능을 나타내었다. 제안된 회로는 지연시간의 경우 기존회로의 평균값에 비해 13%우수하였고 PDP(Power Delay Product)비율은 약 9% 정도 우수한 특성을 보이고 있다. 실측 회로의 크기 평가를 위해 0.18um CMOS공정으로 레이아웃을 하고 HSPICE를 이용하여 시뮬레이션 하였다.

• 전자공학회논문지C
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• 제35C권12호
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• pp.13-22
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• 1998

본 논문에서는 CMOS VLSI 회로의 IDDQ 테스팅을 위한 0.8㎛ single-poly two-metal CMOS 공정으로 제작된 고성능 내장형 전류감지기를 제안한다. 테스트 대상회로는 브리징 고장이 존재하는 4 비트 전가산기를 사용하였다. 크기가 다른 두 개의 nMOS를 사용하여 저항값이 다른 두 개의 브리징 고장을 삽입하였다. 그리고 게이트 단자를 제어하여 다양한 고장효과를 실험하였다. 제안된 내장형 전류감지기는 테스트 대상회로에 사용되는 클럭의 주기 끝에서 고장전류를 검사하여 기존에 설계된 내장형 전류감지기 보다 긴 임계전파지연 시간과 큰 면적을 가지는 테스트 대상회로를 테스트 할 수 있다. HSPICE 모의실험과 같이 제작 칩의 실험결과 제안한 내장형 전류감지기가 회로 내에 삽입된 브리징 고장을 정확하게 검출함을 확인하였다.

• 한국재료학회:학술대회논문집
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• 한국재료학회 2010년도 춘계학술발표대회
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• pp.54.1-54.1
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• 2010

산화물 기반의 TFT는 유리, 금속, 플라스틱 등 기판 종류에 상관없이 균일한 제작이 가능하며, 상온 및 저온에서 대면적으로 제작이 가능하고, 저렴한 비용으로 제작 가능하다는 장점 때문에 최근 많은 연구가 이루어지고 있다. 현재 TFT 물질로 많이 연구되고 있는 산화물은 ZnO (3.4 eV)나 InOx (3.6 eV), GaOx (4.9 eV), SnOx(3.7 eV)등의 물질과 각각의 조합으로 구성된 재료들이 주로 사용되고 있으며, 가장 많은 연구가 이루어진 ZnO 기반의 TFT는 mobility와 switching 속도에서 우수한 특성을 보이나, 트렌지스터의 안정성이 떨어지는 것으로 보고 되고 있다. 그러나 IGZO 물질의 경우 결정학적으로 비정질이며 상온 및 저온에서 대면적으로 제작이 가능하고, 높은 전자 이동도의 특성을 가지고 있는 장점 때문에 최근 차세대 산화물 트렌지스터로 각광받고 있다. IGZO TFT 소자의 경우 Ag, Au, In, Pt, Ti, ITO 등 다양한 전극 물질이 사용되고 있는데, 이들 중 active channel과 ohmic contact을 이루는 Al, Ti, Ag의 적용을 통해 향상된 성능을 얻을 수 있다. 하지만 이들 전극 재료는 TFT 소자 제작시 필수적인 열처리 공정에 노출되면서 active channel 과 전극 사이 계면에 문제점을 야기할 수 있다. 특히, Ti의 경우 산화가 잘되기 때문에 전극계면에 TiO2를 형성하여 contact resistance의 큰 영향을 미치는 것으로 보고 되고 있다. 본 연구에서는 ohmic 전극재료인 Ti 또는 Ti/Au를 적용하여 TFT 소자 제작 및 특성에 대한 평가를 진행했으며, 열처리에 따른 전극과 IGZO 계면 사이의 미세구조와 전기적인 특성간의 상관관계를 연구하였다. 이를 통해, 소자 제작 공정을 최적화하고 신뢰성 있는 소자 특성을 얻을 수 있었다.