• 전기전자학회논문지
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• 제19권4호
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• pp.596-602
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• 2015

본 논문에서는 HEVC와 VP9 겸용의 통합 역변환기를 설계하였다. 제안하는 아키텍처는 $4{\times}4$부터 $32{\times}32$ 크기의 HEVC IDCT, $4{\times}4$ 크기의 HEVC IDST, $4{\times}4$부터 $32{\times}32$ 크기의 VP9 IDCT, $4{\times}4$부터 $16{\times}16$ 크기의 VP9 IADST, $4{\times}4$ 크기의 IWHT까지 모든 모드의 계수 변환을 통합 역변환기에서 처리가 가능하다. HEVC와 VP9의 IDCT는 계수의 스케일만 다를 뿐 동일한 연산을 사용하며, HEVC의 $4{\times}4$ IDST와 VP9 $4{\times}4$ IADST 또한 계수의 스케일만 다를 뿐 동일한 연산을 사용한다. 더욱이 HEVC IDCT, VP9 IDCT, VP9 IADST 또한 상위 수준 IDCT의 서브셋이다. 제안하는 아키텍처는 연산이 같은 경우 곱셈기를 재사용하고 계수가 다를 경우에도 덧셈기 및 버터플라이 구조등을 최대한 공유함으로써 하드웨어의 크기를 크게 줄였다. 0.18 um 공정에서 합성했을 때 게이트 수가 456,442 게이트로 기존 아키텍처 대비 22.6% 감소하였다.

• 한국공간정보시스템학회:학술대회논문집
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• 한국공간정보시스템학회 2007년도 GIS 공동춘계학술대회 논문집
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• pp.111-116
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• 2007

현재 한강수계를 제외한 3대강 수계에서 수질오염총량관리제도가 의무제로써 시행되고 있다. 그러나 과학적 타당성과 외국의 성공사례들로 하여금 한강수계에 대해서도 수질오염총량제도를 의무제화 하려는 시도가 추진되고 있고 있는 실정이다. 이 제도가 한강수계에도 도입된다면, 한강권역에 포함되는 모든 지자체는 해당 유역에서 하천으로 유입되는 배출부하량을 할당받은 할당부하량 이하로 관리하여야만 정해진 유역의 목표수질을 달성할 수 있으며, 배출부하량 관리를 계획한데로 이행하지 못한 지자체는 범칙금 내지는 행정제재를 받게 된다. 따라서 체계적이고 과학적인 모니터링 및 분석 수단이 필요하다. 이 연구는 환경부 고시 한강기술지침에 의거하여 GIS를 이용하여 인천일대의 오폐수 발생부하량 및 배출부하량을 제시하고 과학적인 오염물질 삭감방안을 모색하는 것을 목적으로 진행되었다. 생활계, 산업계, 축산계, 양식계의 4 가지로 분류된 점오염원과 토지 이용 분류에 따른 비점오염원에 대한 각각의 발생부하량을 GIS를 통해 산정하고, 모든 오염원별로 처리경로를 고려하고 처리시설별, 방법별 삭감 효율을 반영하여 배출부하량을 산정하여 GIS상에서 제시하고 분석하였다. 인천일대는 인근지역에 비해 인구밀도가 높고 산업단지가 발달하여 생활계와 산업계 오염원에 의한 발생부하량 및 배출부하량이 많았으며, 특정 오염물에 대해서는 삭감 계획이 필요함을 확인할 수 있었다. 따라서 수질오염총량관리제도에 대비하고 실제 수질 개선을 위하여 본 연구의 결과를 바탕으로 수질관리를 위한 시스템의 보완 및 삭감계획의 수립에 관한 연구가 필요하다.알 수 있었다. 이상의 결과를 토대로 기존 압출추출방법과 초임계 추출 방법을 비교한 결과 $\gamma$-토코페롤의 농도가 1.3${\~}$1.6배 증가함을 확인할 수 있었다.게 상관성이 있어 앞으로 심도 있는 연구가 더욱 필요하다.qrt{F}}}{\pm}e_0$)에서 단정도실수 및 배정도실수의 역수 제곱근 계산에 필요한 평균 곱셈 횟수를 계산한다 이들 평균 곱셈 횟수를 종래 알고리즘과 비교하여 본 논문에서 제안한 알고리즘의 우수성을 증명한다. 본 논문에서 제안한 알고리즘은 오차가 일정한 값보다 작아질 때까지만 반복하므로 역수 제곱근 계산기의 성능을 높일 수 있다. 또한 최적의 근사 역수 제곱근 테이블을 구성할 수 있다. 본 논문의 연구 결과는 디지털 신호처리, 컴퓨터 그라픽스, 멀티미디어, 과학 기술 연산 등 부동소수점 계산기가 사용되는 분야에서 폭 넓게 사용될 수 있다.>16$\%$>0$\%$ 순으로 좋게 평가되었다. 결론적으로 감농축액의 첨가는 당과 탄닌성분을 함유함으로써 인절미의 노화를 지연시키고 저장성을 높이는데 효과가 있는 것으로 생각된다. 또한 인절미를 제조할 때 찹쌀가루에 8$\%$의 감농축액을 첨가하는 것이 감인절미의 색, 향, 단맛, 씹힘성이 적당하고 쓴맛과 떫은맛은 약하게 느끼면서 촉촉한 정도와 부드러운 정도는 강하게 느낄수 있어서 전반적인 기호도에서 가장 적절한 방법으로 사료된다.비위생 점수가 유의적으로 높은 점수를 나타내었다. 조리종사자의 위생지식 점수와 위생관리

• 한국통신학회논문지
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• 제29권11A
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• pp.1263-1270
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• 2004

OFDM (Orthogonal Frequency Division Multiplexing) 기반의 무선 랜 모뎀에 사용되는 고속/저전력 64-점 FFT/IFFT 프로세서 코어를 설계하였다. Radix-2/4/8 DIF (Decimation-In-Frequency) FFT 알고리듬을 R2SDF (Radix-2 Single-path Delay Feedback) 구조에 적용하여 설계하였으며, 내부 데이터 흐름 특성에 대한 분석을 토대로 데이터 패스의 불필요한 switching activity를 제거함으로써 전력소모를 최소화하였다. 회로 레벨에서는 내부의 상수 곱셈기와 복소수 곱셈기를 절사형(truncated) 구조로 설계하여 칩 면적과 전력소모가 감소되도록 하였다. Verilog-HDL로 설계된 64점 FFT/IFFT 코어는 0.25-$\mu\textrm{m}$ CMOS 셀 라이브러리로 합성한 결과, 약 28,100 게이트로 합성되었으며, 추출된 게이트 레벨 netlist와 SDF를 이용한 타이밍 시뮬레이션 결과, 50-MHz＠2.5-V로 안전하게 동작하는 것으로 검증되어 64점 FFT/IFFT 연산에 1.3-${\mu}\textrm{s}$가 소요될 것으로 예상된다. 설계된 코어를 FPGA에 구현하여 다양한 테스트 벡터로 동작시킨 결과 정상 동작함을 확인하였으며, 50-dB 이상의 신호대잡음비(SNR) 성능과 50-MHz＠2.5-V 동작조건에서 약 69.3-mW의 평균 전력모소를 나타내었다.

• 대한수학교육학회지:학교수학
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• 제7권2호
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• pp.103-121
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• 2005

이 연구에서는 남북한, 중국, 일렬의 초등학교 수학 교과서를 비교$\cdot$분석하여 분수 나눗셈 알고리즘 도입을 위한 교재 구성 및 학습 지도의 개선 방향을 제안하고자 한다. 이를 위해 먼저 분수 나눗셈 알고리즘의 의미를 '포함제', '단위비율 결정', '비 또는 측정 단위 세분', '곱셈의 역연산', '분수의 곱셈으로부터의 유추'의 다섯 맥락에서 살펴보았다. 이어 북한, 중국, 일본 그리고 우리나라 초등학교 수학 교과서의 분수 나눗셈 알고리즘 도입 및 전개 방법의 특징을 분석하였다. 이러한 분석으로부터 얻은 시사점은 다음의 다섯 가지이다. 첫째, 제수의 역수의 의미와 제수의 역수를 곱하는 의미를 명확하게 드러내도록 다루어야 한다. 둘째, 분수 나눗셈을 단위비율 결정 맥락에서 도입하는 방안을 검토하여야 한다. 셋째, 현재 <7-가 단계> 용어인 '역수'를 <6-나 단계> 분수의 나눗셈 지도 장면에서 제기하거나, 적어도 역수의 의미가 드러나도록 지도하여야 한다. 넷째, 분수 나눗셈은 다양한 맥락에서 풍부한 의미로 전달되어야 한다. 끝으로 <5-나 단계>, <6-나 단계>에 걸쳐 여러 지엽적인 주제로 세분되어 있는 현재의 분수 나눗셈 단원 구성은 포괄적이고 통합적인 방식으로 구성하여야 한다.

• 정보처리학회논문지A
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• 제18A권2호
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• pp.39-44
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• 2011

본 논문은 통합 비디오 코덱에 적용할 수 있는 DCT와 양자화 회로에 대한 고성능 구조를 제안한다. 제안된 구조는 JPEG, MPEG-1/2/4, H.264, VC-1과 같은 동영상 압축 표준들에 사용되는 모든 변환과 양자화에 적용할 수 있다. 통합 DCT 회로 구조를 위해 8x8 DCT의 변환행렬을 재배치하는 순열행렬을 정의하였고 $4{\times}4$ DCT의 변환행렬과 통합하기 위해 $8{\times}8$ 변환행렬을 4개의 $4{\times}4$ 변환행렬로 나누었다. $8{\times}8$ DCT는 재배치와 분할된 변환행렬을 기반으로 $4{\times}4$ DCT 연산을 반복하여 수행된다. 구현된 회로는 사용자가 변환 계수를 입력하기 때문에 앞으로 등장할 어떤 종류의 DCT 변환에도 매우 쉽게 확장할 수 있다. DCT 회로의 곱셈기들은 회로 크기를 최소화하기 위해 양자화 회로에서 사용되는 곱셈기들과 공유하였다. 이때, 양자화 회로는 회로 구현에 필요한 자원과 처리 시간의 증가 없이 DCT 회로와 통합된다. 제안된 DCT와 양자화 회로는 RTL로 구현하였고 FPGA가 탑재된 보드에서 동작을 검증하였다.

• 정보보호학회논문지
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• 제12권2호
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• pp.21-34
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• 2002

본 논문에서는 최근 발표된 멱승방법인 나눗셈 체인을 적용한 새로운 모듈로 멱승기의 하드웨어 구조를 제안하였다. 나눗셈 체인은 제수(divisor) d=2 또는 $d=2^I +1$ 과 그에 따른 나머지(remainder) r을 이용하여 지수 I를 새롭게 변형하는 방법으로 전체 멱승 연산이 평균 약 1.4$log_2$E 번의 곱셈으로 가능한 알고리즘이다. 이것은 Binary Method가 하드웨어 구현 시 항상 worst case인 $2log_2$E의 계산량이 필요한 것과 비교할 때 상당한 성능개선을 의미한다. 전체 구조는 파이프라인 동작이 가능한 선형 시스톨릭 어레이 구조로 설계하였으며, DG(Dependence Graph)를 수평으로 매핑하여 k비트의 키 사이즈에 대해 두 개의 k 비트 프레임이 k/2+3 개의 PE(Processing Element)로 구성된 두 개의 곱셈기 모듈을 통해 병렬로 동시에 처리되어 100% 처리율을 이루게 하였다. 또한, 규칙적인 데이터 패스를 가질 수 있도록 나눗셈체인을 새롭게 코딩하는 방법을 제안하였다. ASIC 구현을 위해 삼성 0.5um CMOS 스탠다드 셀 라이브러리를 이용해 합성한 결과 최장 지연 패스는 4.24ns로 200MHz의 클럭이 가능하며, 1024비트 데이터 프레임에 대해 약 140kbps의 처리속도를 나타낸다. 복호화 시에는 CRT(Chinese Remainder Theorem)를 적용하여 처리속도를 560kbps로 향상시켰다. 전자서명의 검증과정으로 사용되기도 하는 암호화 과정을 수행할 때 공개키 E는 3,17 혹은 $2^{16} +1$의 사용이 권장된다는 점을 이용하여 E를 17 비트로 제한할 경우 7.3Mbps의 빠른 처리속도를 가질 수 있다.

• 한국통신학회논문지
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• 제18권6호
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• pp.815-823
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• 1993

본 논문에서는 곱셈연산이 필요치 안은 변형 비적 적응필터(MMADF : Modified Multiplication-free adaptive Filter) 알고리즘을 제안하고 수렴특성을 해석하였다. 제안한 구조는 DPCM(Differential Pulse Code Modulation)과 Sign 알고리듬을 이용한 MADF 구조에서 1차 필터를 첨가한 구조이다. 해석방법은 계수 비정렬벡터와 그 자기상관행렬의 수렴을 유도하였다. 수렴특성을 평가하기 위하여 분할등기(FSE : Fractionally Spaced Equallizer)에 적용하였으며, Sign 알고리듬, MADF 알고리듬, MMADF 알고리듬을 사용하여 정상상태오차와 수렴속도로 특성을 비교평가 하였다. MMADF 알고리듬을 FSE에 적용한 결과 안정된 수렴특성을 나타내었으며, 동일한 정상상태오차를 갖는 조건에서 시뮬레이션한 결과 기존의 Sign 및 MADF 알고리듬에 비해 신호특성 및 수렴속도가 개선 되었다.

• 정보처리학회논문지:소프트웨어 및 데이터공학
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• 제9권3호
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• pp.83-90
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• 2020

프로토타입 선택은 훈련 데이터로부터 클래스 영역을 대표하는 최소 데이터를 선택하여 낮은 학습 시간 및 저장 공간을 보장하는 장점을 제공한다. 본 논문은 모든 분류 알고리즘에 적용할 수 있는 초월 사각형을 이용한 새로운 훈련 데이터의 생성 방법을 설계한다. 초월 사각형 영역은 서로 다른 클래스 데이터를 포함하지 않으며 클래스 공간을 분할한다. 선택된 초월 사각형 내 데이터의 중간값은 프로토타입이 되어 새로운 훈련 데이터를 구성하고, 초월 사각형의 크기는 클래스 영역의 데이터 분포를 반영하여 조절된다. 전체 훈련 데이터를 대표하는 최소의 프로토타입 집합 선택을 위해 집합 덮개 최적화 알고리즘을 설계했다. 제안하는 방법에서는 탐욕 알고리즘과 곱셈 연산을 포함하지 않은 거리 계산식을 이용하여 집합 덮개 최적화 알고리즘의 다항 시간을 요구하는 시간 복잡도 문제를 해결한다. 실험에서는 분류 성능의 비교를 위해 최근접 이웃 규칙과 의사 결정 트리 알고리즘을 이용하며 제안하는 방법이 초월 구를 이용한 프로토타입 선택 방법보다 우수하다.

• 대한전자공학회논문지SD
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• 제47권6호
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• pp.22-34
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• 2010

기존의 영상 스케일러(scaler)들은 연산량과 하드웨어 복잡도를 줄이기 위해 선형 보간과 같은 간단한 보간을 적용함으로써 화질을 희생시키거나, 고품질 영상을 얻기 위하여 복잡한 보간 기법을 적용함으로써 전력소모와 크기가 큰 하드웨어 구조를 적용하여 왔다. 그러나 영상기기들의 소형화와 고화질 영상에 대한 사용자들의 욕구 증대로 소형, 저전력이면서 결과 영상의 화질 또한 우수한 스케일러의 개발이 중요시되고 있다. 따라서 본 논문은 실시간, 고화질, 소형, 저전력의 목표를 모두 달성할 수 있는 래스터 스캔(raster scan) 방식의 스케일러 하드웨어 구조를 제안한다. 본 논문에서 제안하는 스케일러는 기존의 3차 보간(cubic interpolation) 기법과 룩업테이블(look-up table) 구조를 개선하여 저전력화와 소형화를 달성하였다. 제안하는 스케일러 구조의 특징은 기존의 실시간 스케일러가 포함하던 버퍼를 라인메모리로 대체하여 메모리 접근 횟수를 줄임으로써 저전력을 달성할 수 있도록 했다는 것이며, 또한 기존의 룩업테이블 구조에서 사용하던 3차 보간 수식을 재정리하여 곱셈기 수와 룩업테이블의 크기를 줄임으로써 하드웨어를 소형화하는 방법을 제안하였다. 마지막으로 사용되는 계수의 크기에 따른 결과를 분석하여 영상의 화질과 하드웨어 크기 간의 최적의 타협점을 제시하였다.

• 융합신호처리학회논문지
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• 제9권4호
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• pp.321-328
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• 2008

본 논문에서는 차세대 정지영상 압축 표준 JPEG2000 CODEC의 Wavelet 변환부와 양자화기의 하드웨어 구조를 제안하고 선계하였다. 본 논문의 칼라 2-D DWT 프로세서는 JPEG 2000 Hard-wired Encoder에 적용하기 위해 제안하였다. JPEG 2000DWT(Discrete Wavelet Transform)에서는 Daubechies 9/7 filter를 사용하였고 2-B DWT의 변환과 복원과정에서의 오차가 ${\pm}1$LSB 이내로 들어갈 수 있게 설계하였다. 기존에 설계되었던 filter의 하드웨어 구조에서 하드웨어 복잡도를 높이는 곱셈기를 사용하지 않고 shift-and-adder 구조를 사용하였다. 이것은 DWT 변환에서 가장 많은 연산을 차지하는 filter의 동작 속도를 향상시킬 수 있으며 하드웨어 복잡도도 낮출 수 있다. 본 시스템은 표준화된 하드웨어 설계 언어인 Verilog-HDL을 사용하여 설계하였고, Synopsys사의 Design Analyzer와 TSMC $0.25{\mu}m$ ASIC Library를 사용하여 검증하였다.